航管二次雷達射頻切換單元FPGA實(shí)現

在射頻切換系統的控制電路中，選用Lattice公司的EPLD作為主處理芯片(ispLS11032E)，該芯片有64個(gè)I／O端，8個(gè)指定輸入端，6 000個(gè)邏輯門(mén)，192個(gè)寄存器，最大時(shí)延小于等于12 ns，通過(guò)簡(jiǎn)單的5線(xiàn)接口，即可用PC機對線(xiàn)路板上菊花鏈結構的最多8個(gè)芯片進(jìn)行編程。
切換開(kāi)關(guān)工作原理為：A通道輸入選通控制脈沖時(shí)，如當前開(kāi)關(guān)工作在A(yíng)通道，則維持在A(yíng)通道，不作切換；如當前開(kāi)關(guān)工作在B通道，則切換到A通道。同樣，B通道輸入選通控制脈沖時(shí)，如當前開(kāi)關(guān)工作在B通道，則維持在B通道，不作切換；如當前開(kāi)關(guān)工作在A(yíng)通道，則切換到B通道。即同時(shí)工作在A(yíng)通道或同時(shí)工作在B通道，三路開(kāi)關(guān)的狀態(tài)隨時(shí)通過(guò)控制電纜以TTL差分方式送給數據處理。
在射頻切換控制板中信號流程如下：監控計算機發(fā)出的差分切換脈沖經(jīng)差分接收器接收后，進(jìn)入可編程EPLD，在EPLD內利用硬件語(yǔ)言實(shí)現了對切換脈沖的濾波、脈沖判斷、框架判斷等，確認該信號為計算機切換命令而不是外來(lái)干擾后，發(fā)出切換信號到驅動(dòng)單元，切換信號經(jīng)驅動(dòng)單元到開(kāi)關(guān)TN6K31的控制端，實(shí)現切換動(dòng)作。

2 系統實(shí)現的具體細節
2．1 信號濾波與毛刺抑制
二次雷達監控計算機發(fā)出的通道切換信號是脈沖編碼信號。由于雷達工作電磁環(huán)境復雜，所以在系統內部要判斷該信號是否為于擾信號，在系統中首先進(jìn)行切換信號前、后沿的提取，將切換信號輸入兩個(gè)寄存器，加以門(mén)電路實(shí)現，如圖3所示。

LE與TE分別切換信號的前沿與后沿，在經(jīng)過(guò)一系列寄存器，使前沿與后沿分別用觸發(fā)器進(jìn)行延時(shí)，根據前沿與后沿間間隔可以判斷出脈沖的寬度，對于不符合切換條件的毛刺與噪聲進(jìn)行抑制。
2．2 框架檢測
正常情況下，監控計算機發(fā)出的切換脈沖的兩個(gè)脈沖的間隔為20 ms，在切換控制系統中使用的時(shí)鐘為8．276 MHz，因此，一個(gè)切換命令的兩個(gè)脈沖的時(shí)間間隔就認為兩個(gè)前沿間有167，168或169個(gè)時(shí)鐘周期。在該系統中，脈沖編碼的檢測是根據比較延時(shí)的前沿與非延時(shí)情況下的重合情況，延時(shí)的前沿對應于框架脈沖F1，非延時(shí)的前沿對應脈沖F2，F1相對于F2延時(shí)20ms，由于F2相對于F1有三個(gè)時(shí)鐘脈沖的變化范圍，F2與F1的前沿延時(shí)167，168或169個(gè)時(shí)鐘周期的任一個(gè)對齊，都認為是一個(gè)正確的框架?？蚣軝z測示意如圖4所示。

3 結語(yǔ)
雷達的發(fā)展和更新?lián)Q代不僅對雷達的性能提出了更高的要求，而且對實(shí)現的方式也提出了新的要求。集成度高、性能好、體積小已經(jīng)成為雷達設計的必然要求。飛機密度的不斷增加，對雷達系統的可靠性，提出了更嚴格的要求，為了提高可靠性，現代雷達使用雙機熱備份冗余設計，雙機中切換部分的可靠性關(guān)系到雷達的整體性能，用硬件設計語(yǔ)言編程EPLD方法處理二次雷達的切換信號具有很大的優(yōu)越性。