一種雷達通用信號處理系統的實(shí)現與應用

資源使用：在FPGA需要完成的功能為兩路信號的DDC、低通濾波，以及與DSP的數據通信。其中在做DDC時(shí)為了便于測試在FPGA內部有Mat-lab產(chǎn)生的兩組數據分別作和差兩路數據的內部源數據。與DSP交互部分無(wú)論是總線(xiàn)傳輸還是鏈路口傳輸均與連續波雷達信號處理實(shí)現方法一致，在此不再贅述(假設FPGA到DSP傳輸數據為1 024個(gè)復數)。則在FPGA中占用的主要資源如表3所示。

在DSPA和DSPD中以乒乓方式接收FPGA的數據完成數據的定浮轉換，脈沖壓縮和MTI。其中脈沖壓縮采用頻域脈壓的方式，然后對脈壓結果作MTI，采用四脈沖對消。在DSPB和DSPC中要完成數據的MTD，MOD，CFAR，最后在DSPC中實(shí)現測角，最終將目標數據結果傳輸給FPGA。這些功能的實(shí)現與連續波雷達實(shí)現這些功能方法相同，在此不再贅述。則在DSP中所占用的資源如表4所示。

2．3 幾個(gè)重要模塊的速度
在實(shí)時(shí)信號處理系統中，系統的速度至關(guān)重要，本文所介紹的平臺在各個(gè)接口及模塊上均能達到不錯的速率。
(1)FPGA與DSP總線(xiàn)傳輸速率。
在本系統中總線(xiàn)傳輸可以采取流水協(xié)議，零等待周期的配置，這樣總線(xiàn)速度可以達到DSP SCLK的速度，在本系統中為50 MHz×64 bit的速率。
(2)FPGA與DSP鏈路口傳輸速率。
在本系統中鏈路口采取四位模式，則鏈路口可以配置成150 MHz，300 MHz，400 MHz，600 MHz。經(jīng)過(guò)測試，FPGA與DSP之間的鏈路口速度可以達到400 MHz×4 bit的完美無(wú)錯傳輸。
(3)DSP與DSP鏈路口傳輸速率。
經(jīng)過(guò)測試，DSP與DSP之間的鏈路口速度可以達到600 MHz×4 bit的無(wú)錯傳輸。以上幾個(gè)速率為數據傳輸十分重要的幾個(gè)接口的速度，通過(guò)測試數據可知，系統可以達到較高的，完全可以滿(mǎn)足信號實(shí)時(shí)性的要求。

3 結束語(yǔ)
針對當前FPGA+DSP的信號處理平臺現狀，提出一種通用的硬件結構，該結構不僅將兩種處理器的優(yōu)點(diǎn)集于一身，兼顧速度和靈活性而且可以應用在不同雷達信號處理系統中，具有很強的通用性。分別介紹了此平臺在連續波雷達以及脈沖雷達中的一種應用，并且這些方法已經(jīng)成功應用于雷達信號處理機中。除了文中列舉的方法外由于本結構硬件連通的靈活性，本結構可以根據需要應用于各種雷達處理系統中。