一種雷達通用信號處理系統的實(shí)現與應用

摘要：鑒于FPGA和DSP各自的優(yōu)勢，FPGA+DSP信號處理架構，已成為信號處理系統的常用結構。但目前此結構處理平臺功能固定、通用性差，或對平臺的介紹缺乏具體實(shí)現。文中針對以上兩點(diǎn)提出一種通用信號處理系統。該系統不僅將兩種處理器的優(yōu)點(diǎn)集于一身，并且具有很強的通用性，可以應用于不同的雷達系統。最后分別列舉了該系統在連續波雷達和脈沖雷達中的一種典型應用。
關(guān)鍵詞：FPGA；DSP；信號處理；拓撲結構

FPGA是一種現場(chǎng)可編程器件，設計靈活方便可以反復修改內部邏輯，適用于算法結構比較簡(jiǎn)單、處理速度較高的情況。DSP是一種基于指令集的處理器，適于大信息、復雜算法的信息處理場(chǎng)合。鑒于兩種處理器件自身優(yōu)勢，FPGA+DSP信號處理架構，已成為信號處理系統的常用結構。但當前FPGA+DSP的信號處理平臺或者是基于某些固定目的，實(shí)現某些固定功能，系統的移植性、通用性較差?；蛘邇H僅簡(jiǎn)要介紹了平臺的結構沒(méi)有給出一些具體的實(shí)現。
本文提出的基于FPGA+DSP通用信號處理平臺具有兩種處理器的優(yōu)點(diǎn)，兼頤速度和靈活性，而且可以應用在不同雷達信號處理系統中，具有很強的通用性。本文舉例說(shuō)明該系統在連續波雷達和脈沖雷達中的典型應用。

1 系統資源概述
1．1 處理器介紹
本系統FPGA選擇Altera公司的EP2S60F1020。Stratix II FPGA采用TSMC的90 nm低k絕緣工藝技術(shù)。Stratix II FPGA支持高達1 Gb·s-1的高速差分I／O信號，滿(mǎn)足新興接口包括LVDS，LNPECL和HyperTransport標準的高性能需求，支持各種單端I／O接口標準。EP2S60系列內部有48 352個(gè)ALUT；具有2 544 192 bit的RAM塊，其中M512 RAM(512 bit)329個(gè)，M4K RAM(4 kbit)255個(gè)，M-RAM(512 kbit)2個(gè)。具有嵌入式DSP塊36個(gè)，等效18bit×18bit乘法器144個(gè)；具有加強型鎖相環(huán)EPLL 4個(gè)，快速鎖相環(huán)FPLL 8個(gè)。這些鎖相環(huán)具有高端功能包括時(shí)鐘切換，PLL重新配置，擴頻時(shí)鐘，頻率綜合，可編程相位偏移，可編程延遲偏移，外部反饋和可編程帶寬等。
本系統DSP選擇ADI公司的ADSP TS201。它有高達600 MHz的運行速度，1．6 ns的指令周期；有24 MB的片內DRAM；雙運算模塊，每個(gè)計算塊包含1個(gè)ALU，一個(gè)乘法器，1個(gè)移位器，1個(gè)寄存器組和1個(gè)通信邏輯單元(CLU)；雙整數ALU，提供數據尋址和指針操作功能；集成I／O接口，包括14通道的DMA控制器，外部端口，4個(gè)鏈路口，SDRAM控制器，可編程標識引腳，2個(gè)定時(shí)器和定時(shí)器輸出引腳等用于系統連接；IEEE1 149．1兼容的JTAG端口用于在線(xiàn)仿真；通過(guò)共享總線(xiàn)可以無(wú)縫連接多達8個(gè)TigerSHARC DSP。
1．2 FPGA+DSP結構
由于FPGA和DSP各自的自身優(yōu)勢，FPGA+DSP信號處理架構已成為信號處理系統的常用結構。一般情況下FPGA+DSP的拓撲結構會(huì )根據需要進(jìn)行不同的連接，這就導致這種結構的專(zhuān)用性，缺乏靈活性。對于一個(gè)通用處理平臺要考慮到各種不同的信號通路，因此大部分通用FPGA+ DSP平臺都采取各個(gè)處理器間均有通路的方式。這種拓撲結構靈活方便，可以滿(mǎn)足各種不同的通路需求，這種結構的缺點(diǎn)就是硬件設計的復雜以及可能會(huì )有資源浪費。對于這種通用FPGA+DSP結構，FPGA與各個(gè)DSP之間均有連接，不同之處便是DSP之間的拓撲結構。一般分兩種，一是高速外部總線(xiàn)口耦合結構組成多DSP系統，這種結構可以實(shí)現多DSP共享系統內的資源，系統內的個(gè)處理器可以共享RAM，SDRAM和主機等資源，還可共享其他處理器核內資源。這種結構的長(cháng)處就在資源共享上，但這種結構的PCB設計十分困難，而且當總線(xiàn)負載較重時(shí)速度很難提高，要達到50～60 MHz的數據速率都很難。另外一種結構就是高速鏈路口耦合結構。ADSP TS201有4個(gè)高速鏈路口內核時(shí)鐘600 MHz時(shí)，單向數據傳輸率最高可達600 MHz。高速鏈路口通信是點(diǎn)對點(diǎn)的，這是它的局限，但也帶來(lái)的一個(gè)優(yōu)點(diǎn)就是較高的傳輸可靠性。在本信號處理系統中采用第2種結構。
1．3 本信號處理系統的硬件結構
在充分考慮系統的通用性能上，本系統在硬件結構上采用1片FPGA與4片DSP的拓撲結構。每片DSP與FPGA分別有一路鏈路口相連，4片DSP之間由鏈路口相連，同時(shí)，DSPA與DSPD分別有64位的數據總線(xiàn)與FPGA相連。這種拓撲結構使得任意兩片DSP之間都可以連通，對角的DSP可以通過(guò)連到FPGA內部的鏈路口相互通信。此外，本系統采用一片FLASG存儲DSP程序，對所有DSP進(jìn)行加載。DSPB，DSPC分別連有32×64 Mbit的SDRAM，對DSP的內存空間進(jìn)行了擴展，便于大量數據處理，如圖1所示。