FPGA的時(shí)鐘頻率同步設計

4 實(shí)驗驗證
主時(shí)鐘采用50 MHz的有源晶振來(lái)實(shí)現，并將其作為固定時(shí)鐘；從時(shí)鐘采用30 MHz有源晶振，通過(guò)FPGA的鎖相環(huán)PLL將其頻率倍頻到60 MHz，然后1．2分頻，實(shí)現可調頻率的50 MHz時(shí)鐘。

讓主時(shí)鐘和從時(shí)鐘以一定的時(shí)間間隔產(chǎn)生中斷，并通過(guò)邏輯分析儀采樣中斷信號分析其偏差。由于系統時(shí)鐘的分辨率為20 ns，采用廣州致遠電子有限公司的邏輯分析儀LA1532，其最大采樣頻率為100 MHz，所以偏差測量精度可以達到10 ns。圖4(a)是未進(jìn)行同步前兩個(gè)時(shí)鐘的偏差分析，X軸表示主時(shí)鐘和從時(shí)鐘的計時(shí)長(cháng)度，Y軸表示主時(shí)鐘和從時(shí)鐘的計時(shí)偏差。從圖中可以看出兩個(gè)時(shí)鐘的偏差大概為5×10-6，即1 s內的偏差可以達到5μs。圖4(b)為同步后主時(shí)鐘和從時(shí)鐘偏差測量結果，共測量1 000次，其10 ms內同步偏差在±20 ns。X軸表示測量時(shí)間，Y軸表示主從時(shí)鐘同步偏差。圖4(c)為同步后兩個(gè)從時(shí)鐘偏差測量結果，共測量1 000次，其10 ms內同步偏差在±40 ns。X軸表示測量時(shí)間，Y軸表示從時(shí)鐘之間同步偏差。

結 語(yǔ)
基于時(shí)鐘頻率調整的時(shí)間同步方法，實(shí)現簡(jiǎn)單，而且沒(méi)有復雜的軟件同步協(xié)議，占用較小的網(wǎng)絡(luò )帶寬就可以實(shí)現高精度的時(shí)鐘同步，在硬件上只需要低成本的FPGA支持。