FPGA的時(shí)鐘頻率同步設計
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3 頻率補償算法在FPGA中的實(shí)現
由式(4)和式(10)可得：
頻率補償就是在每個(gè)同步周期計算FreqCompValuen，FPGA提供了參數化的乘法器兆函數(1pm_mult)和除法器兆函數(1pm_divide)，可以快速實(shí)現上述算法。原理如圖3所示，在每個(gè)同步周期同步信號的驅使下，鎖存器B和C分別鎖存當前時(shí)鐘讀數和上個(gè)同步周期時(shí)鐘讀數，同時(shí)將主時(shí)鐘讀數輸入到加法器A中，經(jīng)過(guò)減法器E、F和乘法器G，以及除法器H后計算出新的FreqCompValuen，并在同步信號的驅動(dòng)下，將其鎖存到鎖存器D中。由于中間的計算結果要經(jīng)過(guò)一定的時(shí)鐘周期，所以鎖存器D的鎖存信號要延時(shí)一定的晶振周期。在本設計中延時(shí)50個(gè)FreqOsc，即在1μs的情況下就可以得到新的頻率補償值。本文引用地址：http://dyxdggzs.com/article/152175.htm
同步報文的傳輸延遲SyncDelay理論上是不變的，而實(shí)際上報文在傳輸過(guò)程中有抖動(dòng)。參考文獻[3]對此進(jìn)行了分析，并指出同步周期越長(cháng)，報文傳輸延遲抖動(dòng)的影響就越小，因此可以忽略不計。
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