基于NiosII處理器的通用AD IP核的設計與實(shí)現

整個(gè)通用AD IP核主要由4個(gè)子模塊組成：AD 控制器模塊、FIR 濾波器模塊、FIFO 緩存模塊和帶Avalon-MM Slave接口的寄存器文件模塊。首先AD控制器控制AD芯片對外界的模擬信號的采集，采集到的數據送入FIR濾波器進(jìn)行數字濾波，然后將經(jīng)過(guò)數字信號處理后的數據存入FIFO緩存中，當FIFO緩存數據為滿(mǎn)時(shí)，會(huì )向NIOSII處理器產(chǎn)生一個(gè)中斷，頂層應用程序可以通過(guò)中斷服務(wù)程序將FIFO中的數據讀到內存中進(jìn)行處理。帶Avalon-MM Slave接口的寄存器文件模塊提供了所設計的AD IP核的任務(wù)邏輯與Avalon交換結構交換信息的途徑。有了寄存器文件模塊，NiosII處理器就可以通過(guò)Avalon接口采用“基地址+地址偏移量”的方式來(lái)訪(fǎng)問(wèn)AD IP核內部的各寄存器[2]。
2 AD IP核各個(gè)模塊的設計與實(shí)現
　由于市面上AD芯片的種類(lèi)和型號非常多,不可能在此一一進(jìn)行闡述。本設計以一款常用的典型AD芯片TLC549為例，詳細闡述針對這款AD芯片的IP核的各個(gè)模塊的設計與實(shí)現。
2．1 AD控制器模塊的設計
　本系統采用AD轉換芯片TLC549,它是TI公司生產(chǎn)的一種低價(jià)位、高性能的8位A/D轉換器,它能方便地采用三線(xiàn)串行接口方式與各種微處理器連接,構成各種廉價(jià)的測控應用系統[3]。
本文利用有限狀態(tài)機的方法采用Verilog HDL硬件描述語(yǔ)言設計了一個(gè)TLC549控制器,從而完成了對TLC549 AD芯片的時(shí)序控制,它的狀態(tài)轉移圖如圖2所示。

由圖2可以看出,狀態(tài)機一開(kāi)始處于idle狀態(tài)。在下一個(gè)clk時(shí)鐘周期上升沿時(shí)刻進(jìn)入cs_low狀態(tài)，在cs_low狀態(tài)將cs輸出引腳拉低并延時(shí)2 μs。當2 μs延時(shí)完成時(shí)，狀態(tài)機進(jìn)入sclk_low狀態(tài)，在sclk_low狀態(tài)將sclk輸出引腳拉低并延時(shí)0.5 μs。當0.5 μs延時(shí)完成時(shí)，狀態(tài)機進(jìn)入sclk_high狀態(tài)，在sclk_high狀態(tài)將sclk輸出引腳拉高并延時(shí)0.5 μs,同時(shí)讀取串行數據線(xiàn)miso上的AD采樣值并將其存入移位寄存器中。當0.5 μs延時(shí)完成時(shí)，進(jìn)入finish狀態(tài)，在該狀態(tài)狀態(tài)機對已經(jīng)接收到的串行數據位數進(jìn)行判斷，如果小于8說(shuō)明串行數據還沒(méi)有接收完畢，加1并進(jìn)入sclk_low狀態(tài)；如果等于8說(shuō)明8位AD采樣值已經(jīng)接收完畢，進(jìn)入delay狀態(tài)。在delay狀態(tài)將延時(shí)30μs,當30 μs延時(shí)完成時(shí)將進(jìn)入load狀態(tài)。在load狀態(tài)，狀態(tài)機在data_ready輸出引腳上拉高一個(gè)clk時(shí)鐘周期并在data[7..0]引腳上輸出接收到的8位采樣數據。在下一個(gè)clk時(shí)鐘周期上升沿狀態(tài)機將自動(dòng)進(jìn)入idle狀態(tài),以進(jìn)行下一次AD數據采集。由此周而復始不斷循環(huán)從而完成通過(guò)TLC549 AD芯片實(shí)現對外界模擬信號的實(shí)時(shí)采集。
本文采用Quartus 軟件集成的Signal Tap II 嵌入式邏輯分析儀軟件對TLC549控制器模塊進(jìn)行硬件仿真，波形如圖3所示。

由圖3可以看出,在cs、sclk和miso信號的時(shí)序配合下，data信號線(xiàn)上輸出穩定的8位AD采樣數據，經(jīng)過(guò)數字量到模擬量的轉換發(fā)現與外界輸入模擬值一致，從而完成了TLC549控制器模塊的驗證。
AD控制器模塊是針對某一款具體的AD芯片而設計的，如果選用不同款式的AD芯片，則需要參考該芯片的芯片手冊設計針對該款AD芯片的AD 控制器模塊。