基于FPGA和VHDL語(yǔ)言的多按鍵狀態(tài)識別系統

　　3.2 編碼模塊

　　以0、l表示按鍵通斷狀態(tài)，60個(gè)按鍵則需要8個(gè)字節;在實(shí)際中單鍵動(dòng)作的概率遠遠大于多鍵同時(shí)動(dòng)作的概率，若只對狀態(tài)發(fā)生變化的按鍵以8位編碼方式傳輸按鍵信息，則一個(gè)按鍵只需傳送一個(gè)字節，因此為盡可能地減少MCU的負擔，提高實(shí)時(shí)性，設計為只在按鍵發(fā)生狀態(tài)變化時(shí)才向MCU傳輸相應按鍵的編號和狀態(tài)數據。其編碼數據格式如圖6所示。

　　狀態(tài)位lbit，0表示按鍵閉合狀態(tài)，1表示按鍵打開(kāi);數據6bits，即0X01~OX3C分別表示1~60個(gè)按鍵;lbit偶校驗位。這樣傳輸一次數據就可完成按鍵編號和狀態(tài)的傳輸。

　　編碼器采用連續和隨機2種工作模式。連續工作模式每次掃描后對所有按鍵依次編碼，并獲取所有按鍵的當前狀態(tài);而隨機工作模式在每次掃描后只對狀態(tài)發(fā)生變化的按鍵編碼。

　　3.3 控制模塊

　　控制模塊完成MCU與FPGA之間的功能控制，有2個(gè)作用：一是根據Scan信號選擇編碼模塊的工作模式，二是產(chǎn)生FIFO RAM的讀取操作時(shí)序。

　　對于模式控制，Scan上升沿觸發(fā)控制模塊，使編碼模塊進(jìn)入連續工作模式，掃描完成一周，控制模塊發(fā)送控制信號使編碼模塊進(jìn)入隨機工作模式。

　　對于讀取數據，控制模塊根據FIFO RAM的Data[7：0]是否有數據，置位Ready信號。有數據，Ready為低電平;無(wú)數據，Ready為高電平。RdClk為讀取時(shí)鐘，相當于確認信號，每讀完一個(gè)數據，發(fā)送一個(gè)脈沖。

　　3.4 FIFORAM模塊

　　與MCU通信的接口種類(lèi)很多，可選擇串口、I2C、并口等形式，應用中可根據MCU資源以及項目成本、進(jìn)度等具體情況選擇最合適的一種方式。該系統設計利用同步FIF0 RAM并口傳輸。FIF0 RAM模塊采用EDA軟件庫中的標準模塊。

　　4 仿真結果

　　采用Altera公司提供的Quartus II仿真工具，其集成有與硬件實(shí)時(shí)操作相吻合的硬件測試工具。綜合仿真結果如圖7所示，系統時(shí)鐘SysClk為12 kHz，其仿真結果表明系統設計達到要求。

　　5 結論

　　提出基于FPGA器件，VHDL語(yǔ)言描述的特殊鍵盤(pán)設計方案解決遠距離、分散、多鍵動(dòng)作狀態(tài)識別問(wèn)題，極大節省PCB面積和MCU的I/0端口資源。模塊中掃描延遲、掃描間隔等參數可根據系統需求靈活改變，FPGA器件使得電路功能的擴展方便，具有極高穩定性和靈活性。這一方案已在實(shí)際項目中應用，經(jīng)現場(chǎng)驗證性能穩定可靠。