圖像的二維提升小波變換的FPGA實(shí)現

　　系統頂層原理如圖9所示(圖中略去了時(shí)鐘信號控制線(xiàn))。在系統結構中添加delay延時(shí)寄存器，從調整系統的時(shí)序;RAM1、RAM2是沒(méi)有被放入初始化文件的兩個(gè)相同的存儲器;sel1、sel2、sel3是三類(lèi)相似功能的數據選擇器，完成整個(gè)結構的基本控制功能。sel1實(shí)現的功能是當行變換結束后，切換RAM1的地址輸入為列方向地址;sel2實(shí)現的功能是當行變換結束后，將“小波變換”模塊的輸入數據從行變換地址尋址得到的數據切換到列變換地址尋址得到的數據;sel3實(shí)現的功能是通過(guò)行變換標志信號和列變換標志信號來(lái)實(shí)現對RAM2的讀寫(xiě)控制，當系統進(jìn)行列變換時(shí)，RAM2模塊寫(xiě)無(wú)效;當系統進(jìn)行列變換時(shí)，RAM2模塊寫(xiě)有效;當列變換完成時(shí)，RAM2模塊再次寫(xiě)無(wú)效，此時(shí)RAM2中已經(jīng)寫(xiě)入數據。

　　系統工作過(guò)程如下：首先是行方向一維小波變換：圖像的灰度值數據預存在“Video RAM”模塊中，時(shí)鐘信號一來(lái)，便立即啟動(dòng)水平奇地址模塊和水平偶地址模塊，開(kāi)始奇偶地址分裂，進(jìn)行行方向的一維小波變換，同時(shí)將行變換的數據存到RAM1中。其次再進(jìn)行行、列變換切換時(shí)控制：當一次行方向地址奇偶分裂一結束，水平奇地址模塊和水平偶地址模塊將發(fā)出一個(gè)結束的標志信號，它將啟動(dòng)sel1、sel2、sel3開(kāi)始工作。最后再進(jìn)行列變換的過(guò)程，RAM2中存儲列變換的結果數據。此時(shí)即完成了圖像二維提升小波變換。

　　采用QuartusⅡ軟件對系統進(jìn)行了綜合、仿真，系統在FPGA芯片中(EP2C70F672C6)實(shí)現，結果顯示系統耗時(shí)為163.85μs。完全能夠保證圖像壓縮系統的實(shí)時(shí)性要求，它的值正是二維小波系數。

　　本文分析了提升算法的系數分布存在的特點(diǎn)，提出了5/3二維提升小波變換硬件實(shí)現的簡(jiǎn)化方案，并在FPGA芯片中實(shí)現了對圖像的5/3二維提升小波變換。采用FPGA芯片實(shí)現計算量十分復雜的二維提升小波變換，可以大大提高圖像壓縮的運算速度，保證系統的實(shí)時(shí)性要求。本方法在很多領(lǐng)域的圖像處理中有著(zhù)廣闊的應用前景。