基于FPGA的SoC驗證平臺實(shí)現電路仿真偵錯

　　工研院工程師在修正問(wèn)題并成功試產(chǎn)設計之后，檢討了項目實(shí)際耗費的時(shí)間，并評估了這個(gè)新的FPGA SoC原型驗證方法的成果。

　　進(jìn)行RTL設計、仿真、通訊協(xié)議驗證與FPGA設計實(shí)現的時(shí)間約為2個(gè)月。在驅動(dòng)程序移植(driver porting )上所花費的時(shí)間則短了許多，大約只有2個(gè)星期。工程師隨后又花了2個(gè)月的時(shí)間進(jìn)行驗證作業(yè)，試圖透過(guò)硬件邏輯分析器檢查 FPGA 內部訊號解決音效問(wèn)題，同時(shí)也在音效驅動(dòng)程序中增加觀(guān)察點(diǎn)，以連結并企圖找出問(wèn)題。這種傳統的FPGA偵錯方法，需要的時(shí)間和設計研發(fā)的時(shí)間一樣長(cháng)，然而對工研院團隊而言，相當令人沮喪的是結果仍然一無(wú)所獲。不過(guò)，在經(jīng)過(guò)思源科技提供的應用軟件教育訓練/支持課程及一星期的實(shí)作經(jīng)驗后，工研院工程師使用ProtoLink Probe Visualizer，在短短一星期的時(shí)間內就厘清了兩大問(wèn)題!

　　對工研院而言，ProtoLink Probe Visualizer是一種相當有效的FPGA原型板偵錯方法。工程師再也不必局限在傳統的偵錯方法，而且在實(shí)時(shí)應用軟件中增加觀(guān)察點(diǎn)也可能會(huì )造成其它問(wèn)題。透過(guò)維持原有軟件并監測更多FPGA訊號在數百萬(wàn)時(shí)脈周期內的實(shí)時(shí)RTL行為，使用者可以獲得所需的能見(jiàn)度，更完美的掌握、更輕松地偵錯設計的問(wèn)題。

　　總合來(lái)說(shuō)，思源科技Probe Visualizer透過(guò)以軟件為基礎的創(chuàng )新方法，改變了原型板驗證的方法，實(shí)現豐富、實(shí)時(shí)的設計能見(jiàn)度，并且讓原型板能使用Verdi的偵錯威力，使原型板偵錯時(shí)間比傳統的方法大幅縮短一半。