基于閃存的大容量存儲陣列

這種過(guò)程可以看出，對存儲器組的寫(xiě)入是順序和串行的，而對存儲器組的讀出是同時(shí)和并行的。利用存儲器組緩沖區的寫(xiě)入和讀出速度之差，將輸入數據速率降低為20 MB·s-1，同時(shí)又不會(huì )丟失數據。按照上述設計，后續的數據也以存儲器組為單位，交替的被分配給4個(gè)存儲器組的Flash陣列，并且完成對它的編程。數據緩存RAM組第一組與第二組各取一片的示意圖如圖5所示。

4 調試問(wèn)題及其解決方案
4．1 行與數據不同步問(wèn)題
存儲板需要從控制板接收行信號和數據，其中行信號與數據是同步的傳輸的，但是在實(shí)際的存儲板接收數據采集的結果來(lái)看，行信號下的數據有時(shí)會(huì )丟失，有時(shí)會(huì )錯亂，情況不太確定。而存儲板與控制板的接口中，存儲板接收控制板發(fā)送的寫(xiě)命令后，會(huì )在行信號的觸發(fā)下進(jìn)行寫(xiě)入操作，這種不確定性造成了整個(gè)Flash中數據的混亂。
4．2 異步時(shí)鐘域數據同步的思想
查閱資料后，發(fā)現這是屬于異步時(shí)鐘域同步問(wèn)題中的同頻異相問(wèn)題。行信號與數據在傳輸過(guò)程中由于路徑的不同，造成兩者相位出現了偏差。而且在編程初期，為程序簡(jiǎn)單，在數據進(jìn)行存儲板時(shí)，未在隨路時(shí)鐘的控制下進(jìn)入FIFO緩存，由此造成數據與行的不同步。選取的觸決辦法是在數據進(jìn)入雙口RAM緩存以前，用隨路時(shí)鐘對數據采樣兩次，即通常所述的用寄存器打兩次。這樣的做法可以有效地減少亞穩態(tài)的傳播，使后級電路數據都是有效電平值。

5 結束語(yǔ)
文中介紹了基于Virtex-4為控制核心的以NAND Flash芯片為基本存儲單元所構成的大容量數據存儲系統，對固態(tài)存儲技術(shù)進(jìn)行了探索。重點(diǎn)在于FPGA內部實(shí)現了并行流水處理技術(shù)，將高速數據無(wú)丟失地存入相對慢速的Flash芯片中。本文是在實(shí)際工程項目的基礎上完成的，經(jīng)過(guò)實(shí)踐檢驗，達到了系統設計要求。