基于閃存的大容量存儲陣列

圖3中信號是第一級存儲芯片的接口信號，是以cle_wrl的上升沿來(lái)作為觸發(fā)的，其中dio_wrl信號對應于上面編程時(shí)序圖的I／Ox信號，ale_wrl、cle_wrl、we_wrl、re_wrl、wp_wrl信號為Flash芯片的地址鎖存、命令鎖存、寫(xiě)使能、讀使能、寫(xiě)保護信號。其中寫(xiě)命令h80后的00、40、1B是上位機通過(guò)控制板發(fā)至存儲板的行地址，由時(shí)序可知，與Flash芯片的所需要的編程時(shí)序一致。
3．2 流水的緩存模塊設計
根據NAND Flash芯片的特點(diǎn)，高速數據控制模塊的數據流按照頁(yè)訪(fǎng)問(wèn)方式進(jìn)行管理。設計選取的Flash芯片的頁(yè)大小為4 kB，因此在寫(xiě)入的數據進(jìn)入高速數據控制模塊后，首先進(jìn)行按照頁(yè)大小進(jìn)行數據分割。
在FPGA內開(kāi)辟出40個(gè)容量為4 kB的雙口RAM的緩沖區，每10個(gè)為一組，相對應一組Flash陣列中的10片芯片。數據傳輸通道工作時(shí)序如圖4所示。

當數據率為200 MB·s-1時(shí)，數據傳輸周期是Tc1=5 ns，傳送1頁(yè)的時(shí)間是Tp1=4 096×Tc1=20．48μs，4級高速FIFO的延遲時(shí)間為△Tm=20 ns。在數據傳輸開(kāi)始后，第1個(gè)10頁(yè)數據(P1，P3，P5，P7，P9，P11，P13，P15、P17，P19)以200 MB·s-1的速率分別寫(xiě)入對應的存儲器組緩沖區G0，第2個(gè)10頁(yè)的數據以200 MB·s-1的速率分別寫(xiě)入相應的存儲器組緩沖區G1，第3個(gè)10頁(yè)的數據以200 MB·s-1的速率分別寫(xiě)入相應的存儲器組緩沖區G2，第4個(gè)10頁(yè)的數據以200 MB·s-1的速率分別寫(xiě)入相應的存儲器組緩沖區G3。