Cadence試產(chǎn)14nm測試芯片

　　近日，Cadence宣布，運用IBM FinFET制程技術(shù)所設計的 ARM Cortex-M0 處理器14nm測試晶片已投入試產(chǎn)。成功投產(chǎn)14nmSOI FinFET 技術(shù)歸功于三家廠(chǎng)商攜手建立的生態(tài)體系，在以 FinFET 為基礎的 14nm設計流程中，克服從設計到制造的各種新挑戰。

　　14nm生態(tài)系統與晶片是ARM、Cadence與IBM合作在14nm以上的先進(jìn)制程開(kāi)發(fā)系統晶片(SoCs)之多年期協(xié)議的重大里程碑。運用FinFET技術(shù)的14nm設計SoC實(shí)現了大幅減少耗電的承諾。

　　“這個(gè)晶片代表著(zhù)先進(jìn)制程技術(shù)的重大里程碑，這是三家公司的專(zhuān)家們通力協(xié)作的成果。”Cadence益華電腦晶片實(shí)現事業(yè)群資深副總裁徐季平表示：“FinFET設計為設計社群提供了重大的優(yōu)勢，但也需要先進(jìn)晶圓廠(chǎng)、IP與EDA技術(shù)的支持，以克服可觀(guān)的挑戰。Cadence、IBM與ARM通力合作克服了這些挑戰，也為各種生產(chǎn)設計而發(fā)展出能夠支援14nmFinFET開(kāi)發(fā)的生態(tài)系統。”

　　這個(gè)晶片之所以開(kāi)發(fā)，是為了要驗證14nm設計專(zhuān)屬基礎IP的建構基塊。除了ARM處理器、SRAM記憶體區塊之外，還包含了其他區塊，為以FinFET為基礎的ARM Artisan實(shí)體IP的基礎IP開(kāi)發(fā)工作提供不可或缺的特性資料。

　　每當SoC往更小的面積進(jìn)行設計時(shí)，就會(huì )帶來(lái)新的挑戰，這些挑戰需要SoC設計產(chǎn)業(yè)鏈中的領(lǐng)導廠(chǎng)商通力合作，一起來(lái)解決。”ARM副總裁暨實(shí)體IP事業(yè)部總經(jīng)理Dipesh Patel表示：“在14nm的設計上，多數的挑戰來(lái)自于FinFET技術(shù)，而我們與Cadence和IBM的合作就是專(zhuān)注于實(shí)現14nmFinFET技術(shù)在設計與經(jīng)濟成本上的可行性，克服這些挑戰?！?/p>

　　ARM設計工程師們運用建立在IBM的絕緣層上覆矽(silicon-on-insulator，SOI)技術(shù)之上的14nmFinFET技術(shù)的ARM Cortex-M0處理器，提供最佳的效能/功耗組合。采用周延的14nm雙重曝光與FinFET支援方法，搭配使用Cadence技術(shù)的工程人員來(lái)設計FinFET 3D電晶體晶片。

　　“這次14nm測試晶片試產(chǎn)是我們在SOI上運用內建的電介質(zhì)隔離功能，而在FinFET取得的重大進(jìn)展。”IBM半導體研發(fā)中心副總裁Gary Patton表示：“事實(shí)上，Cadence與ARM在設計解決方案上協(xié)同作業(yè)，將這個(gè)以IBM的FinFET技術(shù)為基礎的測試晶片投入試產(chǎn)。我們仍將繼續合作，在14nm以上兌現全空乏型(fully depleted) SOI FinFET裝置的卓越功耗、效能與變異性控制的承諾。”

　　為了成功，工程師們必須要有14nm與FinFET規則臺(rule decks)以及更佳的時(shí)序分析的支援。這個(gè)晶片是運用Cadence Encounter Digital Implementation (EDI)系統而設計實(shí)現的，具備運用Cadence Virtuoso工具而設計的ARM 8-track 14nmFinFET標準單元庫。EDI系統提供按照以FinFET為基礎的14nmDRC規則執行設計實(shí)現所需的先進(jìn)數位功能，并納入全新GigaOpt最佳化技術(shù)，享受FinFET技術(shù)所提供的功耗與效能優(yōu)勢。此外，這個(gè)解決方案也運用通過(guò)生產(chǎn)驗正的雙重曝光更正設計實(shí)現功能。Encounter Power System、Encounter Timing System與Cadence QRC Extraction提供支援14nmFinFET結構的14nm時(shí)序與電源signoff功能。