Cadence宣布使用ARM和IBM工藝技術(shù)流片14納米測試芯片

　　全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司(NASDAQ: CDNS)，日前宣布流片了一款14納米測試芯片，使用IBM的FinFET工藝技術(shù)設計實(shí)現了一顆ARM Cortex-M0處理器。這次成功流片是三家技術(shù)領(lǐng)先企業(yè)緊密合作的結果，他們一起建立了一個(gè)產(chǎn)品體系，解決基于14納米FinFET的設計流程中內在的從設計到生產(chǎn)的過(guò)程中出現的新挑戰。

　　該14納米產(chǎn)品體系與芯片是ARM、Cadence與IBM之間在14納米及以上高級工藝節點(diǎn)上開(kāi)發(fā)系統級芯片(SoC)多年努力的重要里程碑。使用FinFET技術(shù)以14納米標準設計的SoC能夠大幅降低功耗。

　　“這款芯片代表了高級節點(diǎn)工藝技術(shù)的重要里程碑，通過(guò)三家公司多名專(zhuān)家的密切合作實(shí)現，”Cadence硅實(shí)現部門(mén)高級副總裁Chi-Ping Hsu說(shuō)，“FinFET設計為設計者們帶來(lái)了巨大的優(yōu)勢，不過(guò)也需要高級晶圓廠(chǎng)的支持，還有IP與EDA技術(shù)，以應對諸多挑戰。Cadence、IBM與ARM合作解決這些難點(diǎn)，并開(kāi)發(fā)了一個(gè)產(chǎn)品體系，能夠支持多樣化產(chǎn)品設計的14納米FinFET開(kāi)發(fā)。”

　　該芯片是設計用于檢驗14納米設計基礎IP的建構模塊。除了ARM處理器外，SRAM存儲器模塊和其他模塊也包含其中，提供了基于FinFET的ARM Artisan^®物理IP的基礎IP開(kāi)發(fā)所需的描述數據。

　　“每次進(jìn)入更小的工藝節點(diǎn)都會(huì )出現新的挑戰，需要SoC設計產(chǎn)業(yè)鏈上的行業(yè)領(lǐng)袖們深入合作，”ARM物理IP部門(mén)副總裁兼總經(jīng)理 Dipesh Patel說(shuō)，“在14納米設計中，很多圍繞FinFET的挑戰，以及我們和Cadence與IBM的合作，主要都在于結局如何讓14納米FinFET設計更可靠而有經(jīng)濟可行性。”

　　ARM設計工程師采用一個(gè)ARM Cortex-M0處理器，使用基立于IBM 絕緣體上硅(SOI)技術(shù)的14納米FinFET技術(shù)，它提供了最佳的性能/功率配置。采用全面的14納米double patterning與FinFET支持技術(shù)，工程師可使用Cadence技術(shù)設計FinFET 3D晶體管芯片。

　　“此14納米測試芯片的流片是我們用FinFET在SOI上利用其內置電解質(zhì)隔離法獲得的重大進(jìn)展，”IBM半導體研發(fā)中心副總裁Gary Patton說(shuō)，“實(shí)際上，Cadence與ARM已經(jīng)在設計解決方案上進(jìn)行合作，成功實(shí)現了這塊基于IBM FinFET技術(shù)的測試芯片的流片。我們將繼續合作，在14納米及以上工藝全面應用的SOI FinFET設備中實(shí)現卓越的功耗、性能與多樣性控制。”

　　為獲得成功，工程師需要14納米與FinFET規則檢查的支持，以及改良的時(shí)序分析。芯片是使用Cadence Encounter Digital Implementation(EDI)系統以ARM 8-track 14納米FinFET標準單元庫實(shí)現的，該標準單元庫采用Cadence Virtuoso工具進(jìn)行設計。EDI系統提供了執行基于14納米FinFET型DRC規則的設計所需的高級數字功能，并采用了全新GigaOpt優(yōu)化技術(shù)，實(shí)現FinFET技術(shù)帶來(lái)的功耗與性能優(yōu)勢。此外，該解決方案還使用完整的經(jīng)過(guò)產(chǎn)品驗證double patterning糾正實(shí)現功能。Encounter Power System、Encounter Timing System與Cadence QRC Extraction提供了14納米時(shí)序與功率簽收功能支持14納米FinFET架構。