Cadence助力Denso大幅提升IC設計效率

 　　Cadence設計系統公司日前宣布，汽車(chē)零部件生產(chǎn)商Denso公司在改用了Cadence定制/模擬與數字流程之后，在低功耗混合信號IC設計方面實(shí)現了質(zhì)量與效率的大幅提升。將Cadence Encounter RTL-to-GDSII流程應用于設計的數字部分之后，Denso表示比之前采用的流程減小了10%的面積，功耗降低了20% 。在設計的模擬部分，根據多次測試的數據結果，Denso使用Cadence Virtuoso定制/模擬流程(6.1版)實(shí)現了30%的效率提升，并預計在實(shí)際設計上也有相同的改進(jìn)。對于Denso來(lái)說(shuō)，在生產(chǎn)效率與成品質(zhì)量方面所獲得的提升效果是顯著(zhù)的。

　　“在競爭激烈的汽車(chē)電子市場(chǎng)，可靠性是必要的前提，”Denso電子設備商業(yè)部經(jīng)理Yoichi Oishi最近在CDNLive!日本技術(shù)會(huì )議期間演講時(shí)說(shuō)，“我們需要改進(jìn)我們的設計工具，才能在不犧牲質(zhì)量的前提下實(shí)現更高的芯片開(kāi)發(fā)效率。采用了Cadence Encounter和Virtuoso流程后，我們在芯片質(zhì)量和產(chǎn)品上市時(shí)間方面都實(shí)現了我們的目標。”

　　為實(shí)現高級節點(diǎn)設計數字部分的功耗、性能與面積的改良，Denso使用Encounter RTL-to-GDSII流程，其中包含Encounter RTL Compiler用于全局綜合，以及用于設計實(shí)現的Encounter Digital Implementation System。在模擬部分，Denso在完整的定制/模擬流程中采用Virtuoso Schematic Editor、 Virtuoso Layout Suite 以及 Virtuoso Analog Design Environment，在規格驅動(dòng)的多測試環(huán)境中，以靈敏度分析和電路參數優(yōu)化，在整個(gè)定制布局中實(shí)現強大而中心明確的設計。

　　對于in-design與寄生提取簽收，Denso使用了Cadence QRC Extraction，它與Virtuoso和Encounter流程緊密結合，實(shí)現更快的收斂以及迅速產(chǎn)品上市。從另一家供應商的技術(shù)更換為QRC Extraction之后，Denso能夠消除文件界面，直接從Virtuoso的環(huán)境管理數據，實(shí)現了效率的提升與更快的產(chǎn)品上市時(shí)間。

　　“Cadence為諸如Denso這樣的客戶(hù)提供了完整的混合信號與低功耗設計方案 - 可以幫助他們改進(jìn)關(guān)鍵指標，如功耗、性能與面積，”Cadence解決方案營(yíng)銷(xiāo)部主管Qi Wang說(shuō)，“無(wú)論是應對高級工藝節點(diǎn)還是主流工藝尺寸，設計團隊都可以用Cadence的流程實(shí)現具有競爭力的商業(yè)和市場(chǎng)目標。”