Cadence宣布已助力一款20納米測試芯片成功流片

　　全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司(NASDAQ: CDNS)，日前宣布其已助力STMicroelectronics的一款20納米測試芯片成功流片，采用定制模擬與數字方法學(xué)，實(shí)現20納米高級工藝節點(diǎn)的混合信號SoC設計。兩家公司的工程師緊密合作開(kāi)發(fā)技術(shù)，使用含有Cadence Encounter和Virtuoso平臺的方法進(jìn)行設計、實(shí)現與簽核，以及開(kāi)發(fā)基礎IP和一個(gè)面向20納米工藝的基于SKILL的工藝設計包(PDK)。

　　這次20納米成功流片是業(yè)界的一個(gè)里程碑，Cadence作為一家領(lǐng)先企業(yè)為20納米工藝提供了端到端的混合信號設計流程。作為此次合作的一部分，STMicroelectronics已經(jīng)應用了Cadence 20納米全流程、物理IP庫和相關(guān)PDK。

　　“在20納米節點(diǎn)，定制模擬IP創(chuàng )建與數字實(shí)現的互相依賴(lài)性非常高，最理想的方法學(xué)應該涵蓋混合信號芯片設計、驗證和實(shí)現的定制模擬和數字方面，”Cadence硅實(shí)現部研發(fā)高級副總裁Chi-Ping Hsu博士說(shuō)，“通過(guò)兩年來(lái)的合作，Cadence和STMicroelectronics成功采用了一種高效方法學(xué)與設計自動(dòng)化解決了設計復雜混合信號SoC的需求。”

　　ST將Cadence Virtuoso  Layout Suite應用于包括基礎IP、PLL和視頻DAC的定制IP開(kāi)發(fā)，對其自動(dòng)布局布線(xiàn)。為了確保結果的精確性，設計師使用一個(gè)20納米PDK實(shí)現高級功能，比如Modgens、約束和空間式布線(xiàn)(space-based routing)。Encounter 數字實(shí)現(EDI)系統提供了20納米物理實(shí)現功能進(jìn)行流片，解決布局、優(yōu)化和布線(xiàn)時(shí)的20納米工藝所需。

　　“我們致力于提供20納米的混合信號SoC設計功能，需要對模擬和數字設計方法學(xué)都有深入了解的合作伙伴，” STMicroelectronics技術(shù)研發(fā)部高級副總裁Philippe Magarshack說(shuō)，“我們在20納米開(kāi)發(fā)初期就選擇了Cadence，今天的里程碑證明了合作的成功。”