借助ENCOUNTER VERISILICON成功出帶

Cadence Encounter數字IC設計平臺用于160萬(wàn)門(mén)的SoC設計，并實(shí)現了自動(dòng)化的倒裝片設計流程
Cadence設計系統有限公司近日宣布，世界領(lǐng)先的ASIC設計代工廠(chǎng)商VeriSilicon Holdings Co., Ltd.公司通過(guò)采用基于Cadence® Encounter®數字IC設計平臺的自動(dòng)化倒裝片設計流程，實(shí)現了一個(gè)復雜、高速SoC倒裝片的成功出帶。這是VeriSilicon公司首次實(shí)現SoC的成功流片，并已投入量產(chǎn)。
借助SoC Encounter，VeriSilicon公司有效地降低了芯片的裸片尺寸，提高了性能，實(shí)現了時(shí)序優(yōu)化，并取得了更好的電源集成度。這些優(yōu)點(diǎn)為倒裝片設計帶來(lái)了很多好處，如在這個(gè)160萬(wàn)門(mén)的SoC設計中，共集成了6個(gè)頻率為250 MHz的主時(shí)鐘，而裸片尺寸僅為8.4x8.4mm2 。該芯片采用SMIC 0.15um LV（低壓）1P7M制造工藝， BGA729 倒裝片封裝。
 “作為一家ASIC設計代工廠(chǎng)商，VeriSilicon公司一直致力于改善設計流程以更好地服務(wù)客戶(hù)。倒裝片SoC設計實(shí)現的最大問(wèn)題是自動(dòng)化的倒裝片設計流程，如自動(dòng)化的金屬凸點(diǎn)分配和再分布線(xiàn)（RDL），” VeriSilicon公司設計方法學(xué)副總裁李念峰說(shuō)，“Cadence SoC Encounter系統在我們的專(zhuān)用IO和VeriSilicon標準設計平臺（SDP）上運行良好，它的先進(jìn)功能有效地加速了我們的倒裝片設計流程?！?
Cadence SoC Encounter系統能夠根據金屬凸點(diǎn)的位置和分配來(lái)優(yōu)化IO焊盤(pán)，或者根據焊盤(pán)的位置重新分配金屬凸點(diǎn)，以及根據用戶(hù)指定的約束和使用不同的布線(xiàn)寬度來(lái)實(shí)現自動(dòng)化的再分布線(xiàn)。該系統還能自動(dòng)將電源單元與金屬凸點(diǎn)連接起來(lái)，并通過(guò)驗證指令和自動(dòng)化金屬凸點(diǎn)布局來(lái)實(shí)現驗證。Encounter QRC用于具有制造意識的寄生抽取，VoltageStorm®則用于電源分析。
     “我們非常高興VeriSilicon公司能夠選擇Cadence Encounter設計流程用于這個(gè)倒裝片SoC的設計開(kāi)發(fā)，” Cadence公司企業(yè)副總裁戴偉進(jìn)說(shuō)，“自動(dòng)化的金屬凸點(diǎn)分配和再分布線(xiàn)有效地縮短了整體設計時(shí)間，并極大地改善了設計的硅片質(zhì)量（QoS）。Encounter集成化設計流程是縮短產(chǎn)品上市時(shí)間的重要因素?！?