基于JTAG邊界掃描方式的重構控制器的設計
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圖5為各狀態(tài)機個(gè)狀態(tài)下接口輸出波形，TCK、TMS、TDI時(shí)序和輸出值滿(mǎn)足JTAG掃描方式配置Virtex-4系列FPGA接口激勵要求。
本文引用地址：http://dyxdggzs.com/article/105941.htm
本系統ARM工作時(shí)鐘為50MHz，TCK輸出為25MHz，為便于觀(guān)察，TAP_CFG部分狀態(tài)機中SDR狀態(tài)項實(shí)際由配置方案文件bit位數決定，仿真圖有所壓縮。
如果目標板FPGA是Virtex-4 XC4VLX25，其配置方案文件為995KB，整個(gè)配置過(guò)程大約所需時(shí)間327ms。
結語(yǔ)
本文介紹的重構控制器具有相對通用性，適用于對同一類(lèi)FPGA芯片實(shí)現可編程器件在系統配置，使得硬件信息(可編程器件的配置信息)也可以象軟件程序一樣被動(dòng)態(tài)調用或修改，從而動(dòng)態(tài)的改變電路的結構和功能，對電路中出現的錯誤和故障進(jìn)行實(shí)時(shí)動(dòng)態(tài)重構，達到高可靠性的目的，有效節省邏輯資源，通過(guò)設計和仿真驗證了此方法的可行性。
參考文獻：
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