Intel展示3nm的Serdes芯片：PAM 6、224Gb/s

今年的 ISSCC 會(huì )議在舊金山舉行，來(lái)自英特爾、AMD、臺積電，甚至人工智能初創(chuàng )公司的多場(chǎng)演講都在談?wù)撍麄冞^(guò)去的所作所為。然而，關(guān)于他們未來(lái)的工作的演講總是吸引很多人參加。該展會(huì )還設有演示區，擁有硅片可供演示的公司將在此展示他們的硬件。除了 IBM 的 NorthPole（可能會(huì )得到自己的報道）、Axelera 的新型 AI 芯片、Rebellion 的 Atomus AI 芯片等之外，英特爾還展示了其最新的 3nm 硅內設計。

這不是 CPU 核心，而是 SERDES 連接。當芯片在封裝上相互通信或與外界通信時(shí)，會(huì )建立一些連接，為了使該連接快速，數據從數字轉換為模擬，然后串行化和反串行化。SER（序列化）和DES（反序列化）。PCIe 是使用 SERDES 連接的最常見(jiàn)接口，但 QPI 和網(wǎng)絡(luò )等其他芯片到芯片協(xié)議也需要它們。在某些計算機中，它是現有最快的信號 IP，旨在傳輸片外數據。在新一代基于小芯片的系統中，芯片之間的連接將定義可以實(shí)現的帶寬。因此，在過(guò)去 10 年中，我們看到了 SERDES 連接速度的增長(cháng)——通道和絕對傳輸速度的增長(cháng)。

例如，多年來(lái)使用 SERDES 的 PCIe 傳輸速率已從每秒 1 GB 提高到每秒 32 GB。然后，PCIe 利用多個(gè) SERDES 鏈路（例如 x1、x2、x4、x8、x16）來(lái)倍增連接的整體帶寬。PCIe作為一種協(xié)議引入了編碼開(kāi)銷(xiāo)，因此SERDES鏈路的傳輸速率實(shí)際上高于PCIe的報價(jià)帶寬，這對于SERDES鏈路類(lèi)型來(lái)說(shuō)是常見(jiàn)的。

到目前為止，我一直在假設 SERDES 鏈接只是發(fā)送 1 和 0，例如傳統的二進(jìn)制模式。在模擬世界中，這稱(chēng)為 NRZ，或不歸零。這意味著(zhù)信號可以是 1 或 0，在開(kāi)發(fā)高速鏈路時(shí)，確保能夠區分這兩者至關(guān)重要。該領(lǐng)域的工程師和公司通常喜歡展示“眼圖”，以表明其設計中 1 和 0 之間的差異。為了得到這個(gè)圖，他們疊加了數千甚至數百萬(wàn)個(gè)連接周期，顯示 1 或 0 不會(huì )互相干擾。

增加鏈路帶寬（例如 8 GB 鏈路）的另一種方法是每次傳輸編碼更多位。我們現在不再關(guān)注 NRZ，而是關(guān)注脈沖幅度調制 (PAM)。展示這一點(diǎn)的最簡(jiǎn)單方法是一個(gè)示例，其中信號中有四個(gè)級別，稱(chēng)為 PAM-4：

該信號現在傳輸四個(gè)值之一：11、10、01 或 00。因此，我們不能使用 PAM-4 提交兩位信息，而不是使用 NRZ 傳輸一位信息。因此，PAM-4 處的 8 GT/s SERDES 鏈路的理論帶寬為 16 Gbps。

對于更高速的連接，我報告了隨著(zhù)時(shí)間的推移，56 Gbps 和 112 Gbps 連接進(jìn)入市場(chǎng)的情況。這些是多鏈路 SERDES 連接以及編碼方案的變化的混合。這些技術(shù)不僅適用于網(wǎng)絡(luò )或連接到 FPGA 的收發(fā)器，而且 GPU 到 GPU 連接也利用了這些高速連接。隨著(zhù)連接帶寬的增加，公差和制造精度也大幅提高。因此，由于成本原因，我們經(jīng)?？吹竭@些高速連接首先在較舊的工藝節點(diǎn)（例如 28 納米或 16 納米）中展示，然后才進(jìn)入可以提供更高效率的更密集的工藝節點(diǎn)。此外，根據應用的不同，如果可以應用更復雜的編碼方案，則可以更容易地以較低的比特率開(kāi)始傳輸。

考慮到這一切，英特爾在 ISSCC 2024 上展示了一些令人印象深刻的芯片。它不僅適用于一些最快的 SERDES 連接帶寬數字，而且還采用 3nm 硅——一種尚未商用的工藝節點(diǎn)。最重要的是，他們集成了 PAM-6 編碼方案。該芯片名為 Bixby Creek。

PAM6 意味著(zhù)每次傳輸編碼更多位，但區分這些位也變得更加困難。與常規 NRZ 相比，如果 PAM4 提供 2 倍的帶寬，那么 PAM6 總體上應提供 2.58 倍左右的帶寬。不過(guò)，所有這些都具有相同的功率，因此在這種情況下它提供了令人難以置信的功率效率。

英特爾之前曾在 IEEE 活動(dòng)中展示過(guò) 224 Gb/s，傳輸 (Tx) 為每比特 1.9 皮焦耳，接收 (Rx) 為每比特 1.4 皮焦耳（合計 3.3 pJ/位）?，F在，當每秒傳輸 GB 字節時(shí)，該值可能很高 - 以 3.3 pJ/bit 的速度傳輸 1 Terabit 相當于 3.3 瓦。這一新演示將傳輸功率降低至每比特 0.92 pJ，將傳輸側的功率減半，并在英特爾即將推出的工藝節點(diǎn)之一上實(shí)現。所有這些都在 0.15mm2 的硅中實(shí)現。

這在宏偉的計劃中意味著(zhù)什么？流程節點(diǎn)技術(shù)與任何流程節點(diǎn)非常相似，需要驗證各種 IP 塊，以便客戶(hù)能夠使用它們。對于任何構建新節點(diǎn)的代工廠(chǎng)來(lái)說(shuō)，這意味著(zhù)確保設計的數字邏輯和模擬部分協(xié)同工作。

對于英特爾來(lái)說(shuō)，他們正在為其新節點(diǎn)實(shí)施一種滴答平臺 - 在intel 4 上，只有高速邏輯和一些 SERDES 將得到驗證，但對于intel 3 來(lái)說(shuō)，將為客戶(hù)提供大量 IP，這就是為什么 Intel 3 是作為代工廠(chǎng)的一部分提供的。與intel 20A 類(lèi)似，它專(zhuān)注于高速邏輯和一些 SERDES，但 18A 將為客戶(hù)準備好并經(jīng)過(guò)驗證的全套 IP。

即便如此，英特爾仍將在內部和外部（臺積電、三星）的各種節點(diǎn)上創(chuàng )建IP以供使用。它是僅供內部使用還是作為可許可的知識產(chǎn)權提供，取決于產(chǎn)品的性質(zhì)。本文和演示的主要作者之一確認，英特爾在臺積電和英特爾上提供了大量高速 SERDES 連接。

來(lái)源：半導體行業(yè)觀(guān)察