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芯片設計難在哪兒?

發(fā)布人:旺材芯片 時(shí)間:2022-01-17 來(lái)源:工程師 發(fā)布文章

轉自:IP與SoC設計

來(lái)源:新思科技知乎號


芯片作為現代電子產(chǎn)品的核心部件,一直充當著(zhù)“大腦”的位置,其技術(shù)含量和資金極度密集,生產(chǎn)線(xiàn)動(dòng)輒數十億上百億美金。
芯片制造的完整過(guò)程包括:芯片設計、晶圓制造、封裝、測試等幾個(gè)主要環(huán)節,其中每個(gè)環(huán)節都是技術(shù)和科技的體現。
對于芯片來(lái)說(shuō)設計和工藝同樣復雜,八十年代EDA技術(shù)誕生——芯片自動(dòng)化設計,使得芯片設計以及超大規模集成電路的難度大為降低,工程師只需將芯片的功能用芯片設計語(yǔ)言描述并輸入電腦,再由EDA工具軟件將語(yǔ)言編譯成邏輯電路,然后再進(jìn)行調試即可,正如編輯文檔需要微軟的office,圖片編輯需要photoshop一樣,芯片開(kāi)發(fā)者利用EDA軟件平臺來(lái)進(jìn)行電路設計、性能分析到生成芯片電路版圖?,F在的一塊芯片有上百億個(gè)晶體管,不依靠EDA工具,高端芯片設計根本無(wú)從下手。你細品,這么浩瀚的工程怎么能靠手動(dòng)完成呢?
重點(diǎn)是盡管有了EDA也并不代表芯片設計這件事很容易,芯片設計仍然是一個(gè)集高精尖于一體的復雜系統工程。

不管是IDM還是fabless,共同的特點(diǎn)是以芯片設計為產(chǎn)業(yè)的核心。舉個(gè)栗子,2018年AMD的處理器改由臺積電代工,制程為7nm,英特爾的處理器制程還是14nm,但性能照樣壓制了AMD,說(shuō)明芯片設計也是非常關(guān)鍵的鴨。
設計一款芯片,開(kāi)發(fā)者先要明確需求,確定芯片“規范”,定義諸如指令集、功能、輸入輸出管腳、性能與功耗等關(guān)鍵信息,將電路劃分成多個(gè)小模塊,清晰地描述出對每個(gè)模塊的要求。
然后由“前端”開(kāi)發(fā)者根據每個(gè)模塊功能設計出“電路”,運用計算機語(yǔ)言建立模型并驗證其功能準確無(wú)誤?!昂蠖恕遍_(kāi)發(fā)者則要根據電路設計出“版圖”,將數以?xún)|計的電路按其連接關(guān)系,有規律地翻印到一個(gè)硅片上。
至此,芯片設計才算完成。如此復雜的設計,不能有任何缺陷,否則無(wú)法修補,必須從頭再來(lái)。如果重新設計加工,一般至少需要一年時(shí)間,再投入上千萬(wàn)美元的經(jīng)費,有時(shí)候甚至需要上億。
敲黑板,戴眼鏡,既然大家普遍對芯片制造的難度有一定的了解,那這篇文章希望可以讓大家對芯片設計的難度也有共同的認知。
01第一關(guān),難在架構設計
芯片設計,環(huán)節眾多,每個(gè)環(huán)節都面臨很多挑戰。以相對較為簡(jiǎn)單的數字集成電路設計為例設計多采用自頂向下設計方式,層層分解后包括:
需求定義:結合外部環(huán)境分析、供應鏈資源、公司自身定位等信息,提出對新一代產(chǎn)品的需求,并進(jìn)一步考慮產(chǎn)品作用、功能、所需線(xiàn)板數量、使用集成電路類(lèi)型等,精準定義產(chǎn)品需求。這一環(huán)節的難度在于對市場(chǎng)、技術(shù)的未來(lái)趨勢準確判斷和對設計人員、制造工廠(chǎng)等自身和產(chǎn)業(yè)鏈情況、能力的充分了解。
功能實(shí)現:描述芯片需要實(shí)現的目標,通常用硬件描述語(yǔ)言編寫(xiě)。這一環(huán)節的難度在于對芯片整體可以達到的性能、功能的把握,既要充分滿(mǎn)足目標,又不能超過(guò)自身的能力上限。
結構設計:根據芯片的特點(diǎn),將其劃分成接口清晰、相互關(guān)系明確、功能相對獨立的子模塊。這一環(huán)節難度在于對芯片結構的熟悉,是否能用盡可能少的模塊和盡可能低的標準達到要求。
邏輯綜合:開(kāi)發(fā)者將硬件描述語(yǔ)言轉換成邏輯電路圖。這一環(huán)節難度在于需要保證代碼的可綜合、清晰簡(jiǎn)潔、可讀性,有時(shí)還要考慮模塊的復用性。
物理實(shí)現:將邏輯電路轉換成為有物理連接的電路圖。這一環(huán)節難度在于如何根據制程,使用盡可能少的元件和連線(xiàn)完成從RTL描述到綜合庫單元之間的映射,得到一個(gè)在面積和時(shí)序上滿(mǎn)足需求的門(mén)級網(wǎng)表,并使內部互不干擾。
物理版圖:以 GDSII 的文件格式交給晶圓廠(chǎng),在硅片上做出實(shí)際的電路,再進(jìn)行封裝和測試,得到物理芯片。
必須說(shuō)明的是,芯片設計時(shí),需要考慮許多變量,例如信號干擾、發(fā)熱分布等,而芯片的物理特性,如磁場(chǎng)、信號干擾,在不同制程下有很大不同,沒(méi)有數學(xué)公式可以直接計算,也沒(méi)有可套用的經(jīng)驗數據直接填入,只能依靠EDA工具一步一步設計,一步步模擬,不斷取舍。每一次模擬之后,如果效果不理想,就要重新設計一次,對團隊的智慧、精力、耐心都是極大考驗。
02第二關(guān),難在驗證
芯片驗證目標是在芯片制造之前,通過(guò)檢查、仿真、原型平臺等手段反復迭代驗證,提前發(fā)現系統軟硬件功能錯誤、優(yōu)化性能和功耗,使設計精準、可靠,且符合最初規劃的芯片規格。
它不是在設計完成后再進(jìn)行的工序,而是貫穿在設計的每一個(gè)環(huán)節中的重復性行為,可細分為系統級驗證、硬件邏輯功能驗證、混合信號驗證、軟件功能驗證、物理層驗證、時(shí)序驗證等。
驗證很難,首先在驗證只能證偽,需要反復考慮可能遇到的問(wèn)題,以及使用形式化驗證等手段來(lái)保證正確的概率,非??简炘O計人員的經(jīng)驗和智慧。
其次在驗證的方法必須盡可能高效?,F在的芯片集成了微處理器、模擬IP核、數字IP核和存儲器(或片外存儲控制接口),驗證復雜度指數級增長(cháng)。如何快速、準確、完備、易調試地完成日益復雜的驗證,進(jìn)入流片階段,是每個(gè)芯片設計人員最大的挑戰。
最后在驗證工具本身。以常見(jiàn)的FPGA硬件仿真驗證為例,90年代FPGA驗證最多可支持200萬(wàn)門(mén),每門(mén)的費用為1美元。如今單位價(jià)格雖然大幅下降,隨著(zhù)芯片的復雜程度指數級增長(cháng),驗證的門(mén)數也上升到以千萬(wàn)和億為計算的規模,總體費用更加驚人。

此外,FPGA本身也是芯片設計的一種?,F在大型設計(大于2千萬(wàn)等效ASIC門(mén))需要用多塊FPGA互聯(lián)進(jìn)行驗證,FPGA的設計面對RTL邏輯的分割、多片FPGA之間的互聯(lián)拓撲結構、I/O分配、布局布線(xiàn)、可觀(guān)測性等現實(shí)要求,這就又給設計環(huán)節增加了難度。
03第三關(guān),難在流片
流片就是試生產(chǎn),設計完后,由芯片代工廠(chǎng)小批量生產(chǎn)一些,供測試用。它看起來(lái)是芯片制造,但實(shí)際屬于芯片設計行業(yè)。
圖片來(lái)自網(wǎng)絡(luò ),侵權刪
流片技術(shù)上不困難,因為芯片設計基于現有工藝,除了少量需要芯片設計企業(yè)指導的生產(chǎn)之外,困難在于錢(qián)、錢(qián)、錢(qián)。
流片一次有多貴?先引用CMP(Circuits Multi-Projets,美國一家非營(yíng)利性多項目晶圓服務(wù)組織)的公開(kāi)報價(jià)吧。

按照這份報價(jià),以業(yè)內裸芯(die)面積最小的處理器高通驍龍855為例(尺寸為8.48毫米×8.64毫米,面積為73.27平方毫米),用28納米制程流片一次的標準價(jià)格為499,072.5歐元,也就是近400萬(wàn)元人民幣!
然后,芯片設計企業(yè)可以拿到什么呢?25個(gè)裸芯,平均每個(gè)16萬(wàn)元!
更重要的是,流片根本不是一次性的事??!
流片失敗,需要修改后再次流片;流片成功,可能需要繼續修改優(yōu)化,二次改進(jìn)后再次流片。
每一次都需要至少幾百萬(wàn)元。
什么叫做氪金?這才叫做氪金??!
或許有知友會(huì )提出疑問(wèn),這是成本上的問(wèn)題,為什么算在困難上呢?這當然是困難了,世界上最大的困難不就是沒(méi)錢(qián)嗎?
之所以在會(huì )提到流片費用,是因為許多人在談及芯片制造困難的時(shí)候都會(huì )指出,建立一條先進(jìn)制程芯片產(chǎn)線(xiàn)需要天量資金投入,但通過(guò)流片可以看出,其實(shí)芯片設計對資金的渴求也同樣驚人。
04第四關(guān),越來(lái)越具有挑戰性的設計需求
首先是隨著(zhù)芯片使用場(chǎng)景延伸至AI、云計算、智能汽車(chē)、5G等領(lǐng)域,芯片的安全性、可靠性變得前所未有的重要,對芯片設計提出更高、更嚴格的要求。其次是隨著(zhù)AI、智能汽車(chē)等領(lǐng)域快速發(fā)展,帶來(lái)專(zhuān)用芯片和適應行業(yè)需求的全新架構需求,這一全新的課題給芯片設計帶來(lái)更多新的挑戰。
最后是隨著(zhù)硅基芯片根據摩爾定律,在兩三年之后將達到1納米的工藝極限,繼續提升性能、降低功耗的重任更多落在芯片設計身上,給芯片設計更大的壓力。此外,制程工藝提升也迫切需要芯片設計的指導才能實(shí)現,也額外增加了壓力。


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