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pll-vco 文章 進(jìn)入pll-vco技術(shù)社區
3．7 GHz寬帶CMOS LC VCO的設計
- 設計了一款3．7 GHz寬帶CMOS電感電容壓控振蕩器。采用了電容開(kāi)關(guān)的技術(shù)以補償工藝、溫度和電源電壓的變化，并對片上電感和射頻開(kāi)關(guān)進(jìn)行優(yōu)化設計以得到最大的Q值。電路采用和艦0．18 μm CMOS混合信號制造工藝，芯片面積為0．4 mm×1 mm。測試結果顯示，芯片的工作頻率為3．4~4 GHz，根據輸出頻譜得到的相位噪聲為一100 dBc／Hz@1 MHz，在1．8V工作電壓下的功耗為10 mW。測試結果表明，該VCO有較大的工作頻率范圍和較低的相位噪聲性能，可以用于鎖相環(huán)和頻率合成器。
- 關(guān)鍵字： CMOS GHz VCO LC
基于DDS的數字PLL
- 多年以來(lái)，作為業(yè)界主流產(chǎn)品的模擬PLL已被熟知，模擬PLL性能穩定，可為頻率合成和抖動(dòng)消除提供低成本的解決方案，工作頻率高達8GHz及以上。然而新興的基于直接數字頻率合成（DDS）的數字PLL在某些應用中極具競爭力。本文比較了模擬PLL和基于DDS的數字PLL之間的差異，以及如何利用這些差異來(lái)指導設計人員選擇最佳的解決方案。 數字PLL利用數字邏輯實(shí)現傳統的PLL模塊。雖然實(shí)現數字PLL的方法有很多，但本文只介紹基于DDS的數字PLL架構。 圖1 典型的模擬PLL結構框圖
- 關(guān)鍵字： PLL DDS 分頻器 鑒相器 DAC VCO
ADI公司的可編程時(shí)鐘發(fā)生器簡(jiǎn)化系統設計并減少時(shí)鐘器件數量
- 中國 北京——Analog Devices, Inc.（紐約證券交易所代碼：ADI），全球領(lǐng)先的高性能信號處理解決方案供應商，最新推出一對時(shí)鐘發(fā)生與分配IC——AD9520與AD9522，實(shí)現了業(yè)界最佳的器件集成度、低噪聲、低抖動(dòng)性能與信號輸出靈活性的完美組合。 AD9520與AD9522多輸出時(shí)鐘發(fā)生器內置一個(gè)512 Byte的嵌入式EEPROM存儲器模塊，為系統工程師提供了可用作時(shí)鐘源和系統時(shí)鐘的雙重可編程時(shí)鐘解決方案。通過(guò)利用片上存儲器對具體的輸出
- 關(guān)鍵字： EEPROM 冗余基準 PLL Analog Devices
Maxim推出基于晶體的鎖相環(huán)300MHz至450MHz ASK/FSK發(fā)送器
- Maxim推出基于晶體的鎖相環(huán)（PLL） VHF/UHF發(fā)送器MAX7057，能夠在較寬的頻率范圍內發(fā)送OOK/ASK/FSK數據。器件配合適當的晶體頻率，可以發(fā)送300MHz至450MHz范圍內的任何信號，并能夠以高達100kbps的速率發(fā)送NRZ碼（50kbps曼徹斯特碼）。 MAX7057集成了可編程分數N PLL合成器和寬帶VCO，因而具有極大的靈活性。此外，還可以設置內部電容，實(shí)現功率放大器（PA）與天線(xiàn)之間的阻抗匹配。這種拓撲結構可確保多個(gè)工作頻率下的高效率傳輸，從而使MAX7057
- 關(guān)鍵字： Maxim PLL 鎖相環(huán) 發(fā)送器
TI推出1.8V 可編程 VCXO 3-PLL 時(shí)鐘合成器
- CDCE937 和 CDCEL937 均為基于 PLL 模塊的、低成本、高性能的可編程時(shí)鐘合成器，可以在單輸入頻率的不同頻率下生成多達七個(gè)輸出時(shí)鐘。每一個(gè)輸出均可以進(jìn)行系統內編程，從而使用三個(gè)獨立的可配置 PLL 就可用于任何高達 230MHz 的時(shí)鐘頻率。該器件具有簡(jiǎn)單的頻率同步，使零－PPM 時(shí)鐘生成成為可能。另外，這兩種合成器還具有擴頻時(shí)鐘及片上 EEPROM 和通過(guò) SDA/SCL 進(jìn)行系統內熱編程的特點(diǎn)。對于數字媒體系統、流媒體、GPS 接收機、便攜式媒體以及DSP/OMAP/DaVinci
- 關(guān)鍵字： TI 時(shí)鐘合成器 可編程 PLL
基于多路移相時(shí)鐘的瞬時(shí)測頻模塊設計
- 0 引 言 目前，脈沖雷達的脈內信號分析一直是研究的熱點(diǎn)和難點(diǎn)，如何能更快速，準確的對脈內載波頻率測量成為研究人員關(guān)注的目標，與此同時(shí)高精度頻率源在無(wú)線(xiàn)電領(lǐng)域應用越來(lái)越廣泛，對頻率測量設備有了更高的要求，因此研究新的測頻方法對開(kāi)發(fā)低成本、小體積且使用和攜帶方便的頻率測量設備有著(zhù)十分重要的意義。本文根據雷達發(fā)射機頻率快速變化的特點(diǎn)，采用目前新型的邏輯控制器件研究新型頻率測量模塊，結合等精度內插測頻原理，對整形放大后的脈沖直接計數，實(shí)現對下變頻后單脈沖包絡(luò )的載波快速測頻。具有測量精度高，測量用時(shí)短的
- 關(guān)鍵字： 測頻模塊 時(shí)鐘內插 時(shí)鐘移相 PLL 脈內測頻
基于0.18μm RF CMOS工藝的低相噪寬帶LC VCO設計
- 壓控振蕩器(VCO)是射頻集成電路(RF-ICs)中的關(guān)鍵模塊之一。近年來(lái)隨著(zhù)無(wú)線(xiàn)通信技術(shù)的快速發(fā)展，射頻收發(fā)機也有了新的發(fā)展趨勢，即單個(gè)收發(fā)機要實(shí)現寬頻率多標準的覆蓋，例如用于移動(dòng)數字電視接收的調諧器一般要實(shí)現T-DMB、DMB-T等多個(gè)標準，并能覆蓋VHF、UHF和LBAND等多個(gè)頻段。本文所介紹的VCO設計采用如圖1(a)所示的交叉耦合電感電容結構，相對于其他結構的VCO來(lái)說(shuō)該結構更加易于片上集成和實(shí)現低功耗設計，并且利用LC諧振回路的帶通濾波特性，能獲得更好的相位噪聲性能。
- 關(guān)鍵字： 寬帶 LC VCO 設計 相噪 工藝 0.18 RF CMOS 基于
特瑞仕推出超小型PLL時(shí)鐘發(fā)生器
- 特瑞仕半導體株式會(huì )社開(kāi)發(fā)了XC25BS8系列內置分頻、倍頻電路超小型PLL時(shí)鐘發(fā)生器。 XC25BS8系列是能在低頻輸入8kHz、4095倍的范圍內倍頻工作的PLL時(shí)鐘發(fā)生器IC。 輸入端分頻因子（M）可從1～2047的分頻范圍內進(jìn)行選擇；輸出端分頻因子（N）可從1～4095的分頻范圍內進(jìn)行選擇。輸出頻率在1MHz～100MHz的范圍內，輸入時(shí)鐘為8kHz～36MHz的標準時(shí)鐘。在內部可進(jìn)行微調，在少量外置部件的條件下動(dòng)作。從CE端子輸入低電平信號，可停止整個(gè)芯片動(dòng)作，抑制
- 關(guān)鍵字： 半導體 特瑞仕 時(shí)鐘發(fā)生器 PLL
安森美半導體推出新的PureEdge?高性能單頻和雙頻晶體振蕩器模塊
- 全球領(lǐng)先的高能效電源半導體解決方案供應商安森美半導體(ON Semiconductor，美國納斯達克上市代號：ONNN)擴充了高性能時(shí)鐘和數據管理產(chǎn)品系列，推出九款基于鎖相環(huán)(PLL)的新PureEdge?時(shí)鐘模塊，替代晶體振蕩器(XO)。NBXxxxx系列非常適用于高速網(wǎng)絡(luò )、電信和高端計算應用。 安森美半導體亞太區標準產(chǎn)品部市場(chǎng)營(yíng)銷(xiāo)副總裁麥滿(mǎn)權說(shuō)：“安森美半導體新的時(shí)鐘模塊標志著(zhù)公司進(jìn)入頻率控制市場(chǎng)，以充分發(fā)揮我們公司在高性能、超低抖動(dòng)時(shí)鐘分配領(lǐng)域奠定的長(cháng)期領(lǐng)先地位。這
- 關(guān)鍵字： 安森美半導體 PureEdge PLL
選擇和表征鎖相環(huán)在定時(shí)和相位控制中的應用
- 鎖相環(huán)(PLL)廣泛應用于無(wú)線(xiàn)通信，在基站中的主要用途是為發(fā)射器和接收器中的上變頻和下變頻電路提供一個(gè)穩定的、低噪聲的射頻(RF)本地振蕩器(LO)。鑒于PLL本身的性能，它還可以用于控制其他許多電路中時(shí)鐘信號的定時(shí)，而且在某些應用中，如果使用得當可以代替價(jià)格較貴的定時(shí)芯片。 大多數高速數字電路的設計工程師會(huì )在注重相位的應用中選擇很貴的定時(shí)芯片，因為通常都是對限定頻率范圍(通常是適合SONET/SDH頻率的線(xiàn)路速率)粗略地表征定時(shí)指標。相比之下，PLL器件通常覆蓋了很寬的頻率范圍，而且在相位控制
- 關(guān)鍵字： 鎖相環(huán) PLL
系統時(shí)鐘源的比較選擇及高性能PLL的發(fā)展趨勢
- 在所有電子系統中，時(shí)鐘相當于心臟，時(shí)鐘的性能和穩定性直接決定著(zhù)整個(gè)系統的性能。典型的系統時(shí)序時(shí)鐘信號的產(chǎn)生和分配包含多種功能，如振蕩器源、轉換至標準邏輯電平的部件以及時(shí)鐘分配網(wǎng)絡(luò )。這些功能可以由元器件芯片組或高度集成的單封裝來(lái)完成，如圖1所示。 系統時(shí)鐘源需要可靠、精確的時(shí)序參考，通常所用的就是晶體。本文將比較兩種主要的時(shí)鐘源——晶體振蕩器(XO，簡(jiǎn)稱(chēng)晶振)模塊和鎖相環(huán)(PLL)合成器，并探討高性能PLL的發(fā)展趨勢。? ? 圖1：安森美半導體提供的
- 關(guān)鍵字： 時(shí)鐘源 選擇 PLL 發(fā)展
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