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pll-vco 文章 進(jìn)入pll-vco技術(shù)社區
X波段頻率合成器設計
- 1 引言 隨著(zhù)現代通信技術(shù)的不斷發(fā)展，對頻率源的要求越來(lái)越高。一方面，由于通信容量的迅速擴大，使得通信頻譜不斷向高端擴展;另一方面，由于頻譜資源的相對匱乏，必須提高頻譜利用率，進(jìn)而對頻率源的頻譜純度和頻率穩定度都提出了更高的要求。 在無(wú)線(xiàn)通信領(lǐng)域中,為了提高頻譜利用率，現代通信系統對頻率合成器的精度、頻率分辨率、轉換時(shí)間和頻譜純度等指標提出了越來(lái)越高的要求。頻率合成的方法主要有直接頻率合成(DS)、間接頻率合成(PLL)和直接數字頻率合成(DDS)等方案。直接頻率合成體積大、成本高, 有較
- 關(guān)鍵字： X波段 PLL VCO
基于SFCR新型介質(zhì)的X波段壓控振蕩器的研制
- 1 緒論 微波壓控振蕩器(VCO)是頻率產(chǎn)生源的關(guān)鍵部件，其指標直接決定著(zhù)整個(gè)頻率源的性能。在C波段以上的窄帶頻率源中，基于電介質(zhì)的DRO由于其很高的頻率穩定度、較低的相位噪聲而獲得了廣泛的運用。但是DRO由于電介質(zhì)自身的一些特點(diǎn)而導致整個(gè)振蕩器的體積過(guò)于龐大，這在某些應用場(chǎng)合是很不利的，此外其可靠性也不容易保證。 美國DLI公司開(kāi)發(fā)出的新型介質(zhì)諧振器SFCR在結構上完全是自屏蔽的，表面鍍金的結構也使得其能夠進(jìn)行表貼和鍵合，此特點(diǎn)使得基于此介質(zhì)的VCDO的體積可以做得比較小。此介質(zhì)的Q值適
- 關(guān)鍵字： SFCR X波段 VCO
基于諧波混頻的微波低相噪鎖相設計
- 0 引言 眾所周知鎖相環(huán)的環(huán)路帶寬以?xún)鹊南辔辉肼曋饕删w振蕩器經(jīng)過(guò)倍頻惡化后的相位噪聲與鑒相器引入的相位噪聲共同決定。對于環(huán)路帶寬以外的相位噪聲則主要由VCO的相位噪聲和鑒相器引入的噪聲基底惡化共同決定。也即是PLL對參考晶體噪聲源呈現低通特性，而對VCO噪聲呈現高通特性。因此通過(guò)常規的分頻鎖相方式，由于鑒相器鑒相頻率較高以及噪聲基底的惡化無(wú)法取得較好的相噪指標。 本振相位噪聲水平很高的時(shí)候，射頻輸出的相位噪聲與混頻后中頻信號的相位噪聲基本上一致，這就提供了一種獲得低相噪的解決方式，即通
- 關(guān)鍵字： VCO 低通濾波器 ADF4113
ADI推出AD9528 JESD204B時(shí)鐘和SYSREF發(fā)生器
- Analog Devices, Inc. 近日宣布推出 AD9528 JESD204B 時(shí)鐘和 SYSREF 發(fā)生器，以滿(mǎn)足長(cháng)期演進(jìn)(LTE)和多載波 GSM 基站設計、防務(wù)電子系統、RF試驗儀器和其他新興寬帶 RF GSPS 數據采集信號鏈的時(shí)鐘要求。隨著(zhù)數據速率進(jìn)入數千兆級，多通道同步和數據延遲管理成為系統必不可少的一部分，將 JESD204B 標準運用在高速轉換器-數字處理器接口的做法在諸多最新應用中日益盛行。JESD204B 接口專(zhuān)門(mén)針對高數據速率系統設計需求而開(kāi)發(fā)，AD9528 時(shí)鐘器件內置
- 關(guān)鍵字： ADI AD9528 VCO
C波段寬帶捷變頻率綜合器設計
- 摘要：本文介紹了一種C波段寬帶捷變頻率綜合器的設計方法，采用直接數字頻率合成器(DDS)實(shí)現頻率捷變，采用倍頻鏈路擴展輸出帶寬，通過(guò)與鎖相環(huán)(PLL)合成產(chǎn)生的本振信號混頻將輸出頻率搬移到C波段。論述了DDS時(shí)鐘電路、倍頻鏈路以及混頻部分的設計方法，并給出了達到的主要技術(shù)指標和測試結果。 引言 頻率合成器是現代通訊系統必不可少的關(guān)鍵電路， 是電子系統的主要信號源，是決定電子系統性能的關(guān)鍵設備。隨著(zhù)系統對頻率源的頻率穩定度、頻譜純度、頻率范圍和輸出頻率個(gè)數的要求越來(lái)越高，高穩定、低相位噪聲、
- 關(guān)鍵字： 變頻率綜合器 DDS PLL C波段 合成器 201410
基于FPGA的任意分頻器設計
- 1、前言 分頻器是FPGA設計中使用頻率非常高的基本單元之一。盡管目前在大部分設計中還廣泛使用集成鎖相環(huán)(如Altera的PLL，Xilinx的DLL)來(lái)進(jìn)行時(shí)鐘的分頻、倍頻以及相移設計，但是，對于時(shí)鐘要求不太嚴格的設計，通過(guò)自主設計進(jìn)行時(shí)鐘分頻的實(shí)現方法仍然非常流行。首先這種方法可以節省鎖相環(huán)資源，再者這種方式只消耗不多的邏輯單元就可以達到對時(shí)鐘的操作目的。 2、整數倍分頻器的設計 2.1 偶數倍分頻 偶數倍分頻器的實(shí)現非常簡(jiǎn)單，只需要一個(gè)計數器進(jìn)行計數就能實(shí)現。如需要N分頻
- 關(guān)鍵字： FPGA 分頻器 PLL
怎樣為定時(shí)應用選擇合適的采用PLL的振蕩器
- 電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場(chǎng)中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò )家園
- 關(guān)鍵字： 定時(shí)應用 PLL 振蕩器 內部時(shí)鐘 合成器IC技術(shù)
Silicon Labs推出業(yè)界最低抖動(dòng)的時(shí)鐘系列產(chǎn)品
- 高性能模擬與混合信號IC領(lǐng)導廠(chǎng)商Silicon Labs(芯科實(shí)驗室有限公司)今日宣布針對高速網(wǎng)絡(luò )、通信和數據中心等當今互聯(lián)網(wǎng)基礎設施的根基，推出業(yè)界最高頻率靈活性和領(lǐng)先抖動(dòng)性能的時(shí)鐘解決方案。Silicon Labs的新一代Si534x“片上時(shí)鐘樹(shù)“系列產(chǎn)品包括高性能時(shí)鐘發(fā)生器和高集成度Multi-PLL抖動(dòng)衰減器。這些單芯片、超低抖動(dòng)時(shí)鐘芯片整合了時(shí)鐘合成與抖動(dòng)衰減功能，設計旨在減少光傳輸網(wǎng)絡(luò )、無(wú)線(xiàn)基礎設施、寬帶接入/匯聚、電信級以太網(wǎng)、測試和測量以及企業(yè)和數據中心設備(包
- 關(guān)鍵字： Silicon Labs Multi-PLL 時(shí)鐘
探討如何為定時(shí)應用選擇合適的PLL振蕩器
- 十幾年前，頻率控制行業(yè)推出了基于鎖相環(huán)(PLL)的振蕩器，這是一項開(kāi)拓性創(chuàng )新技術(shù)，采用了傳統晶體振蕩器(XO)所沒(méi)有的多項特性。憑借內部時(shí)鐘合成器IC技術(shù)，基于PLL的XO可編程來(lái)支持更寬廣的頻率范圍。這一突破消除了為在特定頻率實(shí)現共振而切割和加工石英所需的材料加工工藝步驟。這一創(chuàng )新也使得對基于PLL的XO進(jìn)行頻率編程成為可能并且實(shí)現極短交貨周期。 鑒于傳統振蕩器交貨周期可能接近14周或更長(cháng)，許多硬件設計人員渴望利用可編程振蕩器獲得顯著(zhù)的交貨周期優(yōu)勢。不幸的是，嚴重的問(wèn)題發(fā)生了。一些已經(jīng)從傳統X
- 關(guān)鍵字： 振蕩器 PLL SoC
Silicon Labs推出業(yè)界最低抖動(dòng)的時(shí)鐘系列產(chǎn)品
- 高性能模擬與混合信號IC領(lǐng)導廠(chǎng)商Silicon Labs今日宣布針對高速網(wǎng)絡(luò )、通信和數據中心等當今互聯(lián)網(wǎng)基礎設施的根基，推出業(yè)界最高頻率靈活性和領(lǐng)先抖動(dòng)性能的時(shí)鐘解決方案。Silicon Labs的新一代Si534x“片上時(shí)鐘樹(shù)“系列產(chǎn)品包括高性能時(shí)鐘發(fā)生器和高集成度Multi-PLL抖動(dòng)衰減器。這些單芯片、超低抖動(dòng)時(shí)鐘芯片整合了時(shí)鐘合成與抖動(dòng)衰減功能，設計旨在減少光傳輸網(wǎng)絡(luò )、無(wú)線(xiàn)基礎設施、寬帶接入/匯聚、電信級以太網(wǎng)、測試和測量以及企業(yè)和數據中心設備(包括邊緣路由器、交換機、
- 關(guān)鍵字： Silicon Labs Si534x Multi-PLL
ADIsimPE確立電路速度、精度和虛擬原型開(kāi)發(fā)標準
- Analog Devices, Inc.(ADI)，全球領(lǐng)先的高性能信號處理解決方案提供商，最近推出了ADIsimPE?(個(gè)人版)仿真器，此款仿真器適合線(xiàn)性和混合信號應用，能夠進(jìn)行虛擬原型開(kāi)發(fā)，以滿(mǎn)足資源有限且要求產(chǎn)品快速上市的客戶(hù)的需求。ADIsimPE由SIMetrix/SIMPLIS?仿真器供電，它使用SIMetrix SPICE仿真線(xiàn)性電路，如精密基準電壓源、運算放大器和線(xiàn)性調節器以及SIMPLIS(分段線(xiàn)性系統仿真)，從而高速分析PLL之類(lèi)的非線(xiàn)性電路并且能夠切換電源
- 關(guān)鍵字： Analog Devices ADIsimPower PLL
德州儀器推出14GHz 分數N分頻鎖相環(huán)
- 日前，德州儀器 (TI) 宣布推出支持高級頻率調制功能的業(yè)界最高性能 14GHz 分數 N分頻PLLatinum? 鎖相環(huán) (PLL)。該 LMX2492 提供業(yè)界最佳噪聲性能，比性能最接近的同類(lèi)競爭器件低 6dB，可提升射頻 (RF) 靈敏度以及雷達覆蓋范圍及精確度。此外，該器件還支持 200MHz 的相位頻率檢測器、5V 充電泵電源以及 500 MHz 至 14GHz 的寬泛工作頻率。LMX2492 提供工業(yè)及汽車(chē)級(1 級)版本，適用于軍事與汽車(chē)雷達、微波回程、通信以及測量測試應用?！ MX2
- 關(guān)鍵字： TI PLL LMX2492
ADI發(fā)布三款全新的鎖相環(huán)(PLL)器件
- Analog Devices, Inc. (NASDAQ:ADI)近日發(fā)布三款全新的鎖相環(huán)(PLL)器件ADF5355/ADF4355-2/ADF4155，其中一款具有業(yè)界最寬的頻率覆蓋范圍和最低的壓控振蕩器(VCO)相位噪聲，且在單個(gè)器件中實(shí)現這些性能。ADF5355 PLL具有同類(lèi)最寬的55 MHz至14 GHz頻譜范圍;而ADF4355-2 PLL的頻譜范圍為55 MHz至4.4 GHz。這些器件可供需要單片高性能寬帶頻率合成器的RF和微波通信系統設計人員使用。這兩款PLL均集成超低相位噪聲VC
- 關(guān)鍵字： ADI PLL ADF5355
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