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DSP內嵌PLL中的CMOS壓控環(huán)形振蕩器設計
- DSP內嵌PLL中的CMOS壓控環(huán)形振蕩器設計,本文設計了一種應用于DSP內嵌鎖相環(huán)的低功耗、高線(xiàn)性CM0S壓控環(huán)形振蕩器。電路采用四級延遲單元能方便的獲得正交輸出時(shí)鐘，每級采用RS觸發(fā)結構來(lái)產(chǎn)生差分輸出信號，在有效降低靜態(tài)功耗的同時(shí)．具有較好的抗噪聲能力。在延遲單元的設計時(shí)。綜合考慮了電壓控制的頻率范圍以及調節線(xiàn)性度，選擇了合適的翻轉點(diǎn)。 仿真結果表明．電路叮實(shí)現2MHz至90MHz的頻率調節范圍，在中心頻率附近具有很高的調節線(xiàn)性度，可完全滿(mǎn)足DSP芯片時(shí)鐘系統的要求。
- 關(guān)鍵字： 振蕩器 設計 環(huán)形 CMOS 內嵌 PLL DSP
異步FIFO和PLL在高速雷達數據采集系統中的應用
- 異步FIFO和PLL在高速雷達數據采集系統中的應用,將異步FIFO和鎖相環(huán)應用到高速雷達數據采集系統中用來(lái)緩存A／D轉換的高速采樣數據，解決嵌入式實(shí)時(shí)數據采集系統中，高速采集數據量大，而處理器處理速度有限的矛盾，提高系統的可靠性。根據FPGA內部資源的特點(diǎn)，將FIFO和鎖相環(huán)設計在一塊芯片上。因為未使用外掛FIFO和PLL器件，使得板卡設計結構簡(jiǎn)單，并減少硬件板卡的干擾。由于鎖相環(huán)的使用，使得整個(gè)采集系統時(shí)鐘管理方便。異步FIFO構成的高速緩存具有一定通用性，方便系統進(jìn)行升級維護。
- 關(guān)鍵字： 數據采集 系統 應用 雷達 高速 FIFO PLL 異步
TLi選擇FineSim SPICE作為模擬IC設計的標準驗證工具
- 芯片設計解決方案供應商微捷碼(Magma®)設計自動(dòng)化有限公司日前宣布，消費電子產(chǎn)品全球供應商Technology Leaders & Innovators (TLi)公司已采用FineSim™ SPICE作為大型模擬IP設計的標準驗證工具。TLi是在對大量商用SPICE仿真產(chǎn)品進(jìn)行徹底詳盡的評估，結果顯示具有線(xiàn)性多CPU功能的FineSim SPICE提供了較傳統多線(xiàn)程仿真器快上一個(gè)數量級的運行時(shí)間后才決定選用這款微捷碼軟件。 “我們設計著(zhù)許多不同類(lèi)型的
- 關(guān)鍵字： Magma FineSim PLL ADC/DAC 高速I(mǎi)/O
IDT 推出 Versacloc 計時(shí)器件新產(chǎn)品系列
- 致力于豐富數字媒體體驗、提供領(lǐng)先的混合信號半導體解決方案供應商 IDT® 公司(Integrated Device Technology, Inc.)推出其 VersaClock™ 計時(shí)器件的最新產(chǎn)品系列。VersaClock III 器件是專(zhuān)為高性能消費、電信、網(wǎng)絡(luò )和數據通信應用設計的可編程時(shí)鐘發(fā)生器，可以更經(jīng)濟有效地在多個(gè)晶體和振蕩器之間進(jìn)行選擇。這些可編程計時(shí)解決方案對節省占板空間和保持功效非常關(guān)鍵，因其體積可能不允許全定制解決方案。多個(gè)具有各種不同需求的系統能夠整合成更少的
- 關(guān)鍵字： IDT VersaClock 可編程時(shí)鐘發(fā)生器 PLL
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