<dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><s id="yhprb"><strike id="yhprb"></strike></s></dfn><small id="yhprb"></small><dfn id="yhprb"></dfn><small id="yhprb"><delect id="yhprb"></delect></small><small id="yhprb"></small><small id="yhprb"></small> <delect id="yhprb"><strike id="yhprb"></strike></delect><dfn id="yhprb"></dfn><dfn id="yhprb"></dfn><s id="yhprb"><noframes id="yhprb"><small id="yhprb"><dfn id="yhprb"></dfn></small><dfn id="yhprb"><delect id="yhprb"></delect></dfn><small id="yhprb"></small><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn> <small id="yhprb"></small><delect id="yhprb"><strike id="yhprb"></strike></delect><dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"><s id="yhprb"><strike id="yhprb"></strike></s></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn>
首頁(yè)　 資訊　 商機 　 下載　 拆解 　 高校　 招聘 　 雜志　 會(huì )展　 EETV　 百科 　 問(wèn)答　 電路圖　 工程師手冊 　 Datasheet　 100例 　 活動(dòng)中心　 E周刊閱讀 　 樣片申請
EEPW首頁(yè) >> 主題列表 >> fpga

如何擴展 FPGA 的工作溫度范圍

  • 如何擴展 FPGA 的工作溫度范圍-　　任何電子器件的使用壽命均取決于其工作溫度。在較高溫度下器件會(huì )加快老化，使用壽命會(huì )縮短。但某些應用要求電子產(chǎn)品工作在器件最大額定工作結溫下。以石油天然氣產(chǎn)業(yè)為例來(lái)說(shuō)明這個(gè)問(wèn)題以及解決方案。
  • 關(guān)鍵字： 賽靈思  XA6SLX45  FPGA  

如何使用FPGA加速機器學(xué)習算法

  • 如何使用FPGA加速機器學(xué)習算法-　　當前，AI因為其CNN（卷積神經(jīng)網(wǎng)絡(luò )）算法出色的表現在圖像識別領(lǐng)域占有舉足輕重的地位?；镜腃NN算法需要大量的計算和數據重用，非常適合使用FPGA來(lái)實(shí)現。上個(gè)月，Ralph Wittig（Xilinx CTO Office的卓越工程師）在2016年OpenPower峰會(huì )上發(fā)表了約20分鐘時(shí)長(cháng)的演講并討論了包括清華大學(xué)在內的中國各大學(xué)研究CNN的一些成果。
  • 關(guān)鍵字： FPGA  GPU  AuvizDNN  

基于A(yíng)RM和FPGA的多路電機控制方案

  • 基于A(yíng)RM和FPGA的多路電機控制方案-專(zhuān)用控制器由ARM(LPC2214)、FPGA(EP2C5T144C8)、驅動(dòng)器接口電路、編碼器接口電路、限位檢測電路和電源電路等組成，ARM通過(guò)串口實(shí)現與上位機之間的通信，解析從上位機獲得的控制指令，并通過(guò)FPGA產(chǎn)生相應輸出信號給驅動(dòng)器接口，驅動(dòng)器接口外接驅動(dòng)器。
  • 關(guān)鍵字： arm  fpga  電機控制  

詳解FPGA開(kāi)發(fā)流程中每一環(huán)節的物理含義和實(shí)現目標

  • 詳解FPGA開(kāi)發(fā)流程中每一環(huán)節的物理含義和實(shí)現目標-FPGA的開(kāi)發(fā)流程是遵循著(zhù)ASIC的開(kāi)發(fā)流程發(fā)展的，發(fā)展到目前為止，FPGA的開(kāi)發(fā)流程總體按照圖1進(jìn)行，有些步驟可能由于其在當前項目中的條件的寬度的允許，可以免去，比如靜態(tài)仿真過(guò)程，這樣來(lái)達到項目時(shí)間上的優(yōu)勢。
  • 關(guān)鍵字： FPGA  

一文了解FPGA與DSP的區別、特點(diǎn)及用途

  • 一文了解FPGA與DSP的區別、特點(diǎn)及用途-FPGA是一種可編程的硅芯片，DSP是數字信號處理，當系統設計人員在項目的架構設計階段就面臨到底采用FPGA還是DSP的重要問(wèn)題。本文將首先分別介紹FPGA和DSP的特點(diǎn)，然后再從內部資源、編程語(yǔ)言、功能多個(gè)角度解析兩者的不同。
  • 關(guān)鍵字： FPGA  DSP  

通過(guò)FPGA智能調試工具縮短驗證時(shí)間

  • 通過(guò)FPGA智能調試工具縮短驗證時(shí)間-設計人員選擇具有優(yōu)秀調試能力的FPGA器件，可以縮短開(kāi)發(fā)周期并降低成本，同時(shí)顯著(zhù)加快上市速度。
  • 關(guān)鍵字： FPGA  邏輯分析儀  

基于FPGA的虛擬現實(shí)定位系統

  • 基于FPGA的虛擬現實(shí)定位系統-虛擬現實(shí)技術(shù)是目前計算機信息科學(xué)中的前沿學(xué)科，文中設計了一種以FPGA 為核心的數據采集處理系統.利用HMC5883L和ADXL345對虛擬場(chǎng)景中物體的方位和朝向進(jìn)行確定并通過(guò)以太網(wǎng)給虛擬場(chǎng)景主機發(fā)送數據.整個(gè)系統以 FPGA作為主控制器，配以傳感器數據采集，內部FIFO存儲，以太網(wǎng)高速傳輸，從而把定位系統參數實(shí)時(shí)傳送到上位機中，具有傳輸速度快.實(shí)時(shí)性等優(yōu)點(diǎn)，實(shí)現了虛擬現實(shí)高精度定位的功能.
  • 關(guān)鍵字： FPGA  虛擬現實(shí)  

電路設計常見(jiàn)的八個(gè)誤區

  • 電路設計常見(jiàn)的八個(gè)誤區-電路設計常見(jiàn)的八個(gè)誤區：現象一：這板子的PCB設計要求不高，就用細一點(diǎn)的線(xiàn)，自動(dòng)布吧；現象二：這些總線(xiàn)信號都用電阻拉一下，感覺(jué)放心些；現象三：CPU和FPGA的這些不用的I/O口怎么處理呢？先讓它空著(zhù)吧，以后再說(shuō)。
  • 關(guān)鍵字： 電路設計  PCB  fpga  

FPGA實(shí)戰開(kāi)發(fā)技巧（6）

  • FPGA實(shí)戰開(kāi)發(fā)技巧（6）-時(shí)序性能是FPGA 設計最重要的指標之一。造成時(shí)序性能差的根本原因有很多，但其直接原因可分為三類(lèi)：布局較差、邏輯級數過(guò)多以及信號扇出過(guò)高。
  • 關(guān)鍵字： FPGA  時(shí)序性能  

FPGA實(shí)戰開(kāi)發(fā)技巧（7）

  • FPGA實(shí)戰開(kāi)發(fā)技巧（7）-通常我們會(huì )為工程添加UCF 約束指定時(shí)序要求和管腳約束。但是UCF 約束是給MAP，PAR 等實(shí)現使用的，綜合工具XST 并不能感知系統的時(shí)序要求。而為XST 添加X(jué)CF 約束卻是使實(shí)現結果擁有最高頻率的關(guān)鍵。
  • 關(guān)鍵字： FPGA  XCF  UCF  

利用FPGA的自身特性實(shí)現隨機數發(fā)生器

  • 利用FPGA的自身特性實(shí)現隨機數發(fā)生器-本文主要介紹利用FPGA的自身的特性實(shí)現隨機數發(fā)生器，在Virtex-II Pro開(kāi)發(fā)板上用ChipScope觀(guān)察隨機數序列，以及在PCIe4Base（基于Virtex-4 FPGA）上實(shí)現。
  • 關(guān)鍵字： fpga  

談?wù)勅绾卫肍PGA開(kāi)發(fā)板進(jìn)行ASIC原型開(kāi)發(fā)

  • 談?wù)勅绾卫肍PGA開(kāi)發(fā)板進(jìn)行ASIC原型開(kāi)發(fā)-ASIC設計在尺寸和復雜性上不斷增加，現代FPGA的容量和性能的新進(jìn)展意味著(zhù)這些設計中的2/3能夠使用單個(gè)FPGA進(jìn)行建模。
  • 關(guān)鍵字： FPGA  ASIC  

FPGA實(shí)戰開(kāi)發(fā)技巧（5）

  • FPGA實(shí)戰開(kāi)發(fā)技巧（5）-一般來(lái)講，添加約束的原則為先附加全局約束，再補充局部約束，而且局部約束比較寬松。其目的是在可能的地方盡量放松約束，提高布線(xiàn)成功概率，減少I(mǎi)SE 布局布線(xiàn)時(shí)間。典型的全局約束包括周期約束和偏移約束。
  • 關(guān)鍵字： FPGA  周期約束  

FPGA實(shí)戰開(kāi)發(fā)技巧（4）

  • FPGA實(shí)戰開(kāi)發(fā)技巧（4）-在代碼編寫(xiě)完畢后，需要借助于測試平臺來(lái)驗證所設計的模塊是否滿(mǎn)足要求。ISE 提供了兩種測試平臺的建立方法，一種是使用HDL Bencher 的圖形化波形編輯功能編寫(xiě)，另一種就是利用HDL 語(yǔ)言，相對于前者使用簡(jiǎn)單、功能強大。
  • 關(guān)鍵字： FPGA  ISE  

FPGA實(shí)戰開(kāi)發(fā)技巧（3）

  • FPGA實(shí)戰開(kāi)發(fā)技巧（3）-所謂綜合，就是將HDL語(yǔ)言、原理圖等設計輸入翻譯成由與、或、非門(mén)和RAM、觸發(fā)器等基本邏輯單元的邏輯連接( 網(wǎng)表)，并根據目標和要求( 約束條件) 優(yōu)化所生成的邏輯連接，生成EDF 文件。XST 內嵌在ISE 3 以后的版本中，并且在不斷完善。
  • 關(guān)鍵字： FPGA  賽靈思  
共6410條 50/428 |‹ « 48 49 50 51 52 53 54 55 56 57 » ›|

fpga介紹

FPGA是英文Field－Programmable Gate Array的縮寫(xiě)，即現場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、EPLD等可編程器件的基礎上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數有限的缺點(diǎn)。 FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)新概念，內部包括可 [ 查看詳細 ]
關(guān)于我們 - 廣告服務(wù) - 企業(yè)會(huì )員服務(wù) - 網(wǎng)站地圖 - 聯(lián)系我們 - 征稿 - 友情鏈接 - 手機EEPW
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社 版權所有 北京東曉國際技術(shù)信息咨詢(xún)有限公司
備案 京ICP備12027778號-2 北京市公安局備案：1101082052    京公網(wǎng)安備11010802012473
国产精品自在自线亚洲|国产精品无圣光一区二区|国产日产欧洲无码视频|久久久一本精品99久久K精品66|欧美人与动牲交片免费播放
<dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><s id="yhprb"><strike id="yhprb"></strike></s></dfn><small id="yhprb"></small><dfn id="yhprb"></dfn><small id="yhprb"><delect id="yhprb"></delect></small><small id="yhprb"></small><small id="yhprb"></small> <delect id="yhprb"><strike id="yhprb"></strike></delect><dfn id="yhprb"></dfn><dfn id="yhprb"></dfn><s id="yhprb"><noframes id="yhprb"><small id="yhprb"><dfn id="yhprb"></dfn></small><dfn id="yhprb"><delect id="yhprb"></delect></dfn><small id="yhprb"></small><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn> <small id="yhprb"></small><delect id="yhprb"><strike id="yhprb"></strike></delect><dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"><s id="yhprb"><strike id="yhprb"></strike></s></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn>