dds+pll 文章進(jìn)入dds+pll技術(shù)社區

基于多路移相時(shí)鐘的瞬時(shí)測頻模塊設計

　　0 引言　　目前，脈沖雷達的脈內信號分析一直是研究的熱點(diǎn)和難點(diǎn)，如何能更快速，準確的對脈內載波頻率測量成為研究人員關(guān)注的目標，與此同時(shí)高精度頻率源在無(wú)線(xiàn)電領(lǐng)域應用越來(lái)越廣泛，對頻率測量設備有了更高的要求，因此研究新的測頻方法對開(kāi)發(fā)低成本、小體積且使用和攜帶方便的頻率測量設備有著(zhù)十分重要的意義。本文根據雷達發(fā)射機頻率快速變化的特點(diǎn)，采用目前新型的邏輯控制器件研究新型頻率測量模塊，結合等精度內插測頻原理，對整形放大后的脈沖直接計數，實(shí)現對下變頻后單脈沖包絡(luò )的載波快速測頻。具有測量精度高，測量用時(shí)短的
關(guān)鍵字：測頻模塊時(shí)鐘內插時(shí)鐘移相 PLL 脈內測頻

軟件無(wú)線(xiàn)電的多制式信號發(fā)生器的設計

　　軟件無(wú)線(xiàn)電是一種無(wú)線(xiàn)電通信新的體系結構。在1992年5月美國電信系統會(huì )議上，JeoMitola首次提出了軟件無(wú)線(xiàn)電概念，之后迅速引起了人們的關(guān)注，并開(kāi)始對它進(jìn)行廣泛而深入的研究。具體地說(shuō)，軟件無(wú)線(xiàn)電是以可編程的DSP或CPU為中心，將模塊化、標準化的硬件單元以總線(xiàn)方式連接起來(lái)，構成通用的基本硬件平臺，并通過(guò)軟件加載來(lái)實(shí)現各種無(wú)線(xiàn)通信功能的開(kāi)放式的體系結構。它使得通信系統擺脫了面向設計思想，被認為是無(wú)線(xiàn)通信從模擬到數字、從固定到移動(dòng)之后的又一次突破。　　在軟件無(wú)線(xiàn)電的研究過(guò)程中，調制解調技術(shù)是移動(dòng)通
關(guān)鍵字：無(wú)線(xiàn)電信號發(fā)生器 DSP DDS

特瑞仕推出超小型PLL時(shí)鐘發(fā)生器

　　特瑞仕半導體株式會(huì )社開(kāi)發(fā)了XC25BS8系列內置分頻、倍頻電路超小型PLL時(shí)鐘發(fā)生器。　　XC25BS8系列是能在低頻輸入8kHz、4095倍的范圍內倍頻工作的PLL時(shí)鐘發(fā)生器IC。　　輸入端分頻因子（M）可從1～2047的分頻范圍內進(jìn)行選擇；輸出端分頻因子（N）可從1～4095的分頻范圍內進(jìn)行選擇。輸出頻率在1MHz～100MHz的范圍內，輸入時(shí)鐘為8kHz～36MHz的標準時(shí)鐘。在內部可進(jìn)行微調，在少量外置部件的條件下動(dòng)作。從CE端子輸入低電平信號，可停止整個(gè)芯片動(dòng)作，抑制
關(guān)鍵字：半導體特瑞仕時(shí)鐘發(fā)生器 PLL

在實(shí)時(shí)分布嵌入式應用平臺上進(jìn)行設計與調試

　　實(shí)時(shí)系統設計師和嵌入式軟件開(kāi)發(fā)工程師對獨立的或者與嵌入式系統關(guān)聯(lián)不大的設計、開(kāi)發(fā)和調試工具與技術(shù)都非常熟悉。他們通常在設計階段使用UML，在開(kāi)發(fā)階段使用IDE，在集成與調試階段使用調試器和邏輯分析器(位于其它工具之中)。　　過(guò)去相互連接的節點(diǎn)通常只有幾個(gè)，且每個(gè)節點(diǎn)之間的功能劃分非常明晰，但隨著(zhù)嵌入式系統之間互聯(lián)的普遍化，如今常常是幾十個(gè)甚至數百個(gè)節點(diǎn)都共同分擔著(zhù)一些邏輯應用功能。　　事實(shí)上，隨著(zhù)實(shí)時(shí)系統與企業(yè)系統之間聯(lián)系越來(lái)越緊密，這種分布式系統在操作系統和執行處理器方面的差異越來(lái)越顯著(zhù)。本
關(guān)鍵字：嵌入式軟件測試分布式系統開(kāi)發(fā) 實(shí)時(shí)分布式系統開(kāi)發(fā) QoS DDS

安森美半導體推出新的PureEdge?高性能單頻和雙頻晶體振蕩器模塊

　　全球領(lǐng)先的高能效電源半導體解決方案供應商安森美半導體(ON Semiconductor，美國納斯達克上市代號：ONNN)擴充了高性能時(shí)鐘和數據管理產(chǎn)品系列，推出九款基于鎖相環(huán)(PLL)的新PureEdge?時(shí)鐘模塊，替代晶體振蕩器(XO)。NBXxxxx系列非常適用于高速網(wǎng)絡(luò )、電信和高端計算應用。　　安森美半導體亞太區標準產(chǎn)品部市場(chǎng)營(yíng)銷(xiāo)副總裁麥滿(mǎn)權說(shuō)：“安森美半導體新的時(shí)鐘模塊標志著(zhù)公司進(jìn)入頻率控制市場(chǎng)，以充分發(fā)揮我們公司在高性能、超低抖動(dòng)時(shí)鐘分配領(lǐng)域奠定的長(cháng)期領(lǐng)先地位。這
關(guān)鍵字：安森美半導體 PureEdge PLL

采用AD9833 DDS芯片實(shí)現水聲遙控信號的合成

介紹AD9833 DDS芯片產(chǎn)生水聲遙控信號的電路設計方案。由于采用DDS技術(shù)，使整個(gè)電路的軟硬件結構十分簡(jiǎn)單。該芯片與NXP(恩智浦)公司的ARM7處理器LPC2148配合，開(kāi)發(fā)的便攜式水聲遙控發(fā)射器已獲得成功應用。
關(guān)鍵字：水聲遙控信號合成 ARM處理器 DDS

基于DDS信號源外觸發(fā)功能的多機同步輸出解決方案

關(guān)鍵字： DDS 信號源觸發(fā) 多機

AD9956在短波跳頻電臺頻率源中的應用(04-100)

　　跳頻通信是擴頻通信的一種主要形式。由于其具有抗干擾、抗截獲的能力，并能做到頻譜資源共享，在當前軍事抗干擾通信系統中被廣泛應用。跳頻通信系統的一項重要參數是頻率的跳變速度。它在很多程度上決定了跳頻通信系統抗跟蹤式干擾的能力，這一點(diǎn)在電子對抗中尤為重要。因此，快速跳頻頻率合成器的設計就成為跳頻通信的關(guān)鍵之一。目前頻率合成主有三種方法：直接模擬合成法、鎖相環(huán)合成法和直接數字合成法。直接模擬合成法利用倍頻、分頻、混頻及濾波，從單一或幾個(gè)參數頻率中產(chǎn)生多個(gè)所需的頻率。該方法頻率轉換時(shí)間快(小于100ns)，但是
關(guān)鍵字：中電科 AD9956 DDS

選擇和表征鎖相環(huán)在定時(shí)和相位控制中的應用

　　鎖相環(huán)(PLL)廣泛應用于無(wú)線(xiàn)通信，在基站中的主要用途是為發(fā)射器和接收器中的上變頻和下變頻電路提供一個(gè)穩定的、低噪聲的射頻(RF)本地振蕩器(LO)。鑒于PLL本身的性能，它還可以用于控制其他許多電路中時(shí)鐘信號的定時(shí)，而且在某些應用中，如果使用得當可以代替價(jià)格較貴的定時(shí)芯片。　　大多數高速數字電路的設計工程師會(huì )在注重相位的應用中選擇很貴的定時(shí)芯片，因為通常都是對限定頻率范圍(通常是適合SONET/SDH頻率的線(xiàn)路速率)粗略地表征定時(shí)指標。相比之下，PLL器件通常覆蓋了很寬的頻率范圍，而且在相位控制
關(guān)鍵字：鎖相環(huán) PLL

系統時(shí)鐘源的比較選擇及高性能PLL的發(fā)展趨勢

在所有電子系統中，時(shí)鐘相當于心臟，時(shí)鐘的性能和穩定性直接決定著(zhù)整個(gè)系統的性能。典型的系統時(shí)序時(shí)鐘信號的產(chǎn)生和分配包含多種功能，如振蕩器源、轉換至標準邏輯電平的部件以及時(shí)鐘分配網(wǎng)絡(luò )。這些功能可以由元器件芯片組或高度集成的單封裝來(lái)完成，如圖1所示。系統時(shí)鐘源需要可靠、精確的時(shí)序參考，通常所用的就是晶體。本文將比較兩種主要的時(shí)鐘源——晶體振蕩器(XO，簡(jiǎn)稱(chēng)晶振)模塊和鎖相環(huán)(PLL)合成器，并探討高性能PLL的發(fā)展趨勢。? ? 圖1：安森美半導體提供的
關(guān)鍵字：時(shí)鐘源選擇 PLL 發(fā)展

基于DDS的鎖相頻率合成器設計

采用DDS內插PLL混頻，即DDS輸出與PLL反饋回路中的壓控振蕩器(VCO)輸出混頻，相當于用DDS取代多環(huán)頻率臺成器中的低(細)頻率子環(huán)，電路結構簡(jiǎn)單，在頻率轉換速度、分辨率等方面性能優(yōu)良，并且不存在DDS相噪與雜散惡化的問(wèn)題。本文提出基于該思想的一種VHF段頻率合成器設計。
關(guān)鍵字： DDS，鎖相頻率合成器

基于dds的快速跳頻頻率合成器的設計

介紹了直接數字頻率合成（DDS）技術(shù)的工作原理及特點(diǎn)，并給出了基于DDS設計快速跳頻頻率合成器的方案。
關(guān)鍵字：跳頻，DDS， AD9952， SPI

基于DDS的鎖相頻率合成器設計

采用DDS內插PLL混頻，即DDS輸出與PLL反饋回路中的壓控振蕩器(VCO)輸出混頻，相當于用DDS取代多環(huán)頻率臺成器中的低(細)頻率子環(huán)，電路結構簡(jiǎn)單，在頻率轉換速度、分辨率等方面性能優(yōu)良，并且不存在DDS相噪與雜散惡化的問(wèn)題。本文提出基于該思想的一種VHF段頻率合成器設計。
關(guān)鍵字： DDS，鎖相頻率合成器

系統時(shí)鐘源的比較及高性能PLL的趨勢

在所有電子系統中，時(shí)鐘相當于心臟，時(shí)鐘的性能和穩定性直接決定著(zhù)整個(gè)系統的性能。典型的系統時(shí)序時(shí)鐘信號的產(chǎn) ...
關(guān)鍵字：振蕩鎖相環(huán) PLL 同步緩存倍頻動(dòng)態(tài)

基于DDS的鎖相頻率合成器設計

　　1 引言　　現代頻半合成源對頻率精度、分辨率、轉換時(shí)間和頻譜純度等指標提出了越來(lái)越高的要求。甚高頻(VHF)頻率合成器通常采用多鎖相環(huán)路(PLL)結構，多環(huán)合成器將單環(huán)中的巨大分頻比用多個(gè)環(huán)路來(lái)負擔，同時(shí)各環(huán)，尤其足主環(huán)的鑒相頻率大幅度提高，從而滿(mǎn)足了鑒相頻率高、分頻比小和分辨率高等要求。但是由于多環(huán)組合的固有特性，尤其是分辨率每提高1個(gè)數量級，就要增加一級子環(huán)路，使得其頻率轉換速度低、線(xiàn)路復雜、可靠性差。　　直接數字式頻率合成技術(shù)(DDS)的頻率分辨率高、頻率轉換速度快。DDS/PLL混合
關(guān)鍵字： DDS 鎖相頻率合成器模擬IC