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基于FPGA的并行多通道激勵信號產(chǎn)生模塊

  • 引言并行測試的實(shí)現途徑分為軟件方式和硬件方式。用軟件方式實(shí)現并行測試,關(guān)鍵是對測試任務(wù)的分...
  • 關(guān)鍵字: FPGA  NiosII  FIFO  DDS  多通道激勵信號  

基于MXT8051的太陽(yáng)能可調逆變電源

  • 隨國家節能環(huán)保推行政策的出臺以及太陽(yáng)能開(kāi)發(fā)技術(shù)的不斷完善,太陽(yáng)能作為一種綠色的能源逐漸為工業(yè)和家庭所用;但如今外設工作復雜多變,對電源(特別是交流電源)的要求越來(lái)越嚴峻,本設計針對這一瓶頸提供了一套控制系統,可以有效解決多種環(huán)境下的用電?;贛XT8051的太陽(yáng)能可調逆變電源采用MXT8051做微控制器控制,12864液晶顯示,鍵盤(pán)輸入,正弦波頻率、相位及幅值的調制;再由放過(guò)充模塊控制太陽(yáng)能板的充電儲能輸出;正弦波輸出調節模塊由DDS芯片AD98508集成模塊產(chǎn)生可調節波形,再由高頻放大模塊放大輸出。整個(gè)
  • 關(guān)鍵字: 時(shí)代民芯  MXT8051  DDS  AD9850  

基于單片機的頻率特性測試儀設計

  • 本文介紹了基于DDS技術(shù)的頻率特性測試儀的設計方法。在設計中掃頻信號源采用DDS芯片AD9851實(shí)現,以單片機AT89C52為控制核心,控制整個(gè)系統協(xié)調工作并實(shí)時(shí)對所測數據進(jìn)行處理, LCD顯示幅頻特性和相頻特性曲線(xiàn),實(shí)現了系統的小型化和全數字化。
  • 關(guān)鍵字: 單片機  測試儀  DDS  幅頻特性  相頻特性  201006  

PLL-VCO設計及制作

  • 在此說(shuō)明以晶體振蕩器做為基準振蕩器,將其與VCO以及PLL電路組合成為信號產(chǎn)生器的情形也被稱(chēng)為頻率合成器。
    此一PLL-VCO電路的設計規格如表l所示。振蕩頻率范圍為40M~60MHz內的10MHz寬。每一頻率階段(step)寬幅為10
  • 關(guān)鍵字: PLL-VCO    

PLL電路設計原理及制作

  • 在通信機等所使用的振蕩電路,其所要求的頻率范圍要廣,且頻率的穩定度要高。

    無(wú)論多好的LC振蕩電路,其頻率的穩定度,都無(wú)法與晶體振蕩電路比較。但是,晶體振蕩器除了可以使用數字電路分頻以外,其頻率幾乎無(wú)法
  • 關(guān)鍵字: PLL  電路設計  原理    

與石英晶體振蕩器等效的頻率穩定的1~399KHZ PLL合成振蕩電路

  • 電路的功能如果要求振蕩頻率準確、穩定度好,采用石英晶體振蕩器作本振的PLL合成振蕩電路是比較合適的。但本電路采用了C-MOS型的PLL IC(4046),VCO輸出為方波,能以1KHZ為一級在1KHZ~399KHZ范圍內連續變化。全部采
  • 關(guān)鍵字: PLL  合成  振蕩  電路  399KHZ  穩定  晶體  振蕩器  等效  頻率  

采用PLL(鎖相環(huán))IC的頻率N(1~10)倍增電路

  • 電路的功能很多電路都要求把頻率準確地倍增,使用PLL電路可很容易組成滿(mǎn)足這種要求的電路。例如主振頻率為1KHZ,若使用倍增器內插10個(gè)脈沖,可變成10KHZ的脈沖信號。在VCO中,即使主振頻率發(fā)生變化,也能獲得跟蹤主振
  • 關(guān)鍵字: PLL  10  IC的  鎖相環(huán)    

ADI 發(fā)布針對RF設計的新版PLL頻率合成器設計軟件

  •   ADI全球領(lǐng)先的高性能信號處理解決方案供應商,和提供覆蓋整個(gè) RF 信號鏈的 RF IC 功能模塊的全球領(lǐng)導者,最近宣布發(fā)布 ADIsimPLL(TM) 3.3版 ( http://www.analog.com/adisimpll ),這是其大獲成功的鎖相環(huán) (PLL) 電路設計和評估工具的最新版本。ADIsimPLL 3.3版 ( http://www.analog.com/adisimpll ) 可協(xié)助用戶(hù)對采用 ADI PLL 頻率合成器 ( http://www.analog.com/zh/p
  • 關(guān)鍵字: ADI  PLL  頻率合成器  

Hittite PLL以質(zhì)取勝

  •   頻率源可以說(shuō)是一個(gè)通信系統的心臟,心臟的好壞很大程度上決定著(zhù)一個(gè)機體的健康狀況,而鎖相環(huán)又是頻率源的主要組成部分,因此性能優(yōu)異的鎖相環(huán)芯片對于通信系統來(lái)說(shuō)是非常重要的。   鎖相環(huán)的相位噪聲對電子設備和電子系統的性能影響很大。從頻域看它分布在載波信號兩旁按冪律譜分布,無(wú)論做發(fā)射激勵信號,還是接收機本振信號以及各種頻率基準時(shí),這些相位噪聲將在解調過(guò)程中都會(huì )和信號一樣出現在解調終端,引起基帶信噪比下降,誤碼率增加。   低相噪Hittite鎖相環(huán)產(chǎn)品分為集成VCO和沒(méi)有集成VCO兩種。集成VCO的PL
  • 關(guān)鍵字: 世強電訊   PLL  基站類(lèi)鎖相環(huán)  

一種基于DDS技術(shù)的信號發(fā)生器研究與實(shí)現

  • 首先闡述了DDS技術(shù)的基本原理,在此基礎上,實(shí)現了一種采用單片機AT89S52控制AD9850芯片的任意信號發(fā)生器系統。理論研究和實(shí)驗結果表明,該系統可產(chǎn)生頻率和幅值均可調的正弦波、三角波和方波,且頻帶寬、精度高、穩定性好。
  • 關(guān)鍵字: DDS  信號發(fā)生器    

基于DDS+PLL高性能頻率合成器的設計與實(shí)現

  • 基于DDS+PLL高性能頻率合成器的設計與實(shí)現,摘要:結合DDS+PLL技術(shù),采用DDS芯片AD9851和集成鎖相芯片ADF4113完成了GSM 1 800 MHz系統中高性能頻率合成器的設計與實(shí)現。詳細介紹系統中核心芯片的性能、結構及使用方法,并運用ADS和ADISimPLL軟件對設計方案進(jìn)行
  • 關(guān)鍵字: 合成器  設計  實(shí)現  頻率  高性能  DDS  PLL  基于  

DDS+PLL高性能頻率合成器的設計與實(shí)現

  • DDS+PLL高性能頻率合成器的設計與實(shí)現,摘要:結合DDS+PLL技術(shù),采用DDS芯片AD9851和集成鎖相芯片ADF4113完成了GSM 1 800 MHz系統中高性能頻率合成器的設計與實(shí)現。詳細介紹系統中核心芯片的性能、結構及使用方法,并運用ADS和ADISimPLL軟件對設計方案進(jìn)行
  • 關(guān)鍵字: 設計  實(shí)現  合成器  頻率  PLL  高性能  DDS  

基于FPGA的DDS設計

  • 摘要:利用現場(chǎng)可編程門(mén)陣列(FPGA)設計并實(shí)現直接數字頻率合成器(DDS)。結合DDS的結構和原理,給出系統設計方法,并推導得到參考頻率與輸出頻率間的關(guān)系。DDS具有高穩定度,高分辨率和高轉換速度,同時(shí)利用Ahera公司
  • 關(guān)鍵字: FPGA  DDS    

基于PLL和TDA7010T的無(wú)線(xiàn)收發(fā)系統設計

  • 摘要:設計一種基于PLL和TDA7010T的無(wú)線(xiàn)收發(fā)系統。該系統由發(fā)射電路、接收電路和控制電路3部分組成。發(fā)射電路采用FM和FSK調制方式,用鎖相環(huán)(PLL)穩定栽渡頻率,實(shí)現模擬語(yǔ)音信號和英文短信的發(fā)射。接收電路以TDA701
  • 關(guān)鍵字: 系統  設計  收發(fā)  無(wú)線(xiàn)  PLL  TDA7010T  基于  
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