信號在PCB走線(xiàn)中傳輸時(shí)延

　　信號在媒質(zhì)中傳播時(shí)，其傳播速度受信號載體以及周?chē)劫|(zhì)屬性決定。在PCB(印刷電路板)中信號的傳輸速度就與板材DK(介電常數)，信號模式，信號線(xiàn)與信號線(xiàn)間耦合以及繞線(xiàn)方式等有關(guān)。隨著(zhù)PCB走線(xiàn)信號速率越來(lái)越高，對時(shí)序要求較高的源同步信號的時(shí)序裕量越來(lái)越少，因此在PCB設計階段準確知道PCB走線(xiàn)對信號時(shí)延的影響變的尤為重要。本文基于仿真分析DK，串擾，過(guò)孔，蛇形繞線(xiàn)等因素對信號時(shí)延的影響。

　　1.引言

　　信號要能正常工作都必須滿(mǎn)足一定的時(shí)序要求，隨著(zhù)信號速率升高，數字信號的發(fā)展經(jīng)歷了從共同步時(shí)鐘到源同步時(shí)鐘以及串行(serdes)信號。在當今的消費類(lèi)電子，通信服務(wù)器等行業(yè)，源同步和串行信號占據了很大的比重。串行信號比如常見(jiàn)PCIE，SAS，SATA，QPI，SFP+，XUAI，10GBASE-KR等信號，源同步信號比如DDR信號。

　　串行信號在發(fā)送端將數據信號和時(shí)鐘(CLK)信號通過(guò)編碼方式一起發(fā)送，在接收端通過(guò)時(shí)鐘數據恢復(CDR)得到數據信號和時(shí)鐘信號。由于時(shí)鐘數據在同一個(gè)通道傳播，串行信號對和對之間在PCB上傳輸延時(shí)要求較低，主要依靠鎖相環(huán)(PLL)和芯片的時(shí)鐘數據恢復功能。

　　源同步時(shí)鐘主要是DDR信號，在DDR設計中，DQ(數據)信號參考DQS(數據選通)信號，CMD(命令)信號和CTL(控制)信號參考CLK(時(shí)鐘)信號，由于DQ的速率是CMD DDR2/ DDR3.DDR4預計在2015年將成為消費類(lèi)電子的主要設計，隨著(zhù)DDR信號速率的不斷提高，在DDR4設計中特別是DQ和DQS之間傳輸時(shí)延對設計者提出更高的挑戰。

　　在PCB設計的時(shí)候為了時(shí)序的要求需要對源同步信號做一些等長(cháng)，一些設計工程師忽略了這個(gè)信號等長(cháng)其實(shí)是一個(gè)時(shí)延等長(cháng)，或者說(shuō)是一個(gè)‘時(shí)間等長(cháng)’。

　　2.傳輸時(shí)延簡(jiǎn)介

　　Time delay又叫時(shí)延(TD)，通常是指電磁信號或者光信號通過(guò)整個(gè)傳輸介質(zhì)所用的時(shí)間。在傳輸線(xiàn)上的時(shí)延就是指信號通過(guò)整個(gè)傳輸線(xiàn)所用的時(shí)間。

　　Propagation delay又叫傳播延遲(PD)，通常是指電磁信號或者光信號在單位長(cháng)度的傳輸介質(zhì)中傳輸的時(shí)間延遲，與“傳播速度”成反比例(倒數)關(guān)系，單位為“Ps/inch”或“s/m”。

　　從定義中可以看出時(shí)延=傳播延遲*傳輸長(cháng)度(L)

　　其中v為傳播速度，單位為inch/ps或m/s c為真空中的光速(3X108 m/s)

　　εr為介電常數PD為傳播延遲，單位為Ps/inch或s/m TD為信號通過(guò)長(cháng)度為L(cháng)的傳輸線(xiàn)所產(chǎn)生的時(shí)延L為傳輸線(xiàn)長(cháng)度，單位為inch或m

　　從上面公式可以知道，傳播延遲主要取決于介質(zhì)材料的介電常數，而傳播時(shí)延取決于介質(zhì)材料的介電常數、傳輸線(xiàn)長(cháng)度和傳輸線(xiàn)橫截面的幾何結構(幾何結構決定電場(chǎng)分布，電場(chǎng)分布決定有效介電常數)。嚴格來(lái)說(shuō)，不管是延遲還是時(shí)延都取決于導體周?chē)挠行Ы殡姵?。在微帶線(xiàn)中，有效介電常數受橫截面的幾何結構影響比較大;而串擾，其有效介電常數受奇偶模式的影響較大;不同繞線(xiàn)方式有效介電常數受其繞線(xiàn)方式的影響。

　　3.仿真分析過(guò)程

　　3.1微帶線(xiàn)和帶狀線(xiàn)傳輸時(shí)延

　　PCB中微帶線(xiàn)是指走線(xiàn)只有一個(gè)參考面，如下圖1;帶狀線(xiàn)是指走線(xiàn)有2個(gè)參考面，如下圖2。

　　帶狀線(xiàn)由于電磁場(chǎng)都被束縛在兩個(gè)參考面之間的板材中，所以走線(xiàn)的有效介電常數為板材的介電常數。

　　微帶線(xiàn)會(huì )導致部分電磁場(chǎng)暴露在空氣中，空氣的相對介電常數約為1.0006，板材如常規FR4的介電常數為4.2，那么微帶線(xiàn)的有效介電常數在1和4.2之間，可以利用下面的公式計算微帶線(xiàn)的有效介電常數「Collins，1992」：

　　εe = (εr +1)/2 + (εr -1)/2(1+12H/W)-1/2 + F -0.217(εr -1)T/√WH 3.1 F = 0.02 (εr -1)(1-W/H)2 (W/H 1) 3.2

　　其中，εe為有效介電常數，εr為電路板材料的介電常數，H為導線(xiàn)高于地平面的高度，W為導線(xiàn)寬度，T為導線(xiàn)厚度。

　　圖4微帶線(xiàn)層疊與時(shí)延

　　圖5帶狀線(xiàn)層疊和時(shí)延

　　在圖4和圖5的層疊結構下，1000mil的走線(xiàn)時(shí)延差=179.729ps-147.954ps=31.775ps，可以看出這個(gè)差距是非常大的。在做源同步的DDR同組等長(cháng)時(shí)候只考慮物理等長(cháng)會(huì )帶來(lái)很?chē)乐氐?時(shí)間不等長(cháng)。

　　3.2走線(xiàn)和過(guò)孔傳輸時(shí)延

　　在PCB設計時(shí)候，經(jīng)常會(huì )遇到走線(xiàn)換層，走線(xiàn)換層必須借助于過(guò)孔。但長(cháng)度相等的過(guò)孔和走線(xiàn)之間的時(shí)延并不相等。過(guò)孔的時(shí)延可以用式3.3表示

　　TD_via=√LC 3.3

　　其中TD_via表示信號經(jīng)過(guò)過(guò)孔的時(shí)延，L表示過(guò)孔的寄生電感，C表示過(guò)孔的寄生電容。從式3.3可以看出寄生電容和寄生電感都會(huì )導致過(guò)孔的傳輸時(shí)延變大。而不同過(guò)孔結構寄生參數也會(huì )發(fā)生改變。下面通過(guò)仿真分析過(guò)孔時(shí)延和傳輸線(xiàn)時(shí)延時(shí)間的偏差。

　　圖6過(guò)孔結構及寄生參數

　　如圖6所示過(guò)孔結構時(shí)延可以根據式3.3計算出：

　　TD_via=√LC=sqr(0.4021pf*1326.2pH)=23.1ps式3.4

　　由式3.4可以看出，結構如圖6所示過(guò)孔的傳輸時(shí)延為23.1ps.而對于普通FR4板材的微帶線(xiàn)，1.6mm走線(xiàn)傳輸時(shí)延約為11ps，對于帶狀線(xiàn)約為12.5ps.通過(guò)計算可以看出相同長(cháng)度的走線(xiàn)和過(guò)孔之間的時(shí)延相差是非常大的。因此對設計工程師來(lái)講設計的時(shí)候盡量做到以下兩點(diǎn)：

　　1)需要做等長(cháng)的信號要盡量走同層，換層時(shí)需要注意總的長(cháng)度要保持相等并且每層走線(xiàn)都需要等長(cháng)。

　　2)需要等長(cháng)的信號走相同走線(xiàn)層可以保持過(guò)孔的時(shí)延一致，從而消除過(guò)孔時(shí)延不一致帶來(lái)的影響。