FPGA系統調試問(wèn)題及提高調試效率的方法

現代科技對系統的可靠性提出了更高的要求，而FPGA技術(shù)在電子系統中應用已經(jīng)非常廣泛，因此FPGA易測試性就變得很重要。要獲得的FPGA內部信號十分有限、FPGA封裝和印刷電路板(PCB)電氣噪聲，這一切使得設計調試和檢驗變成設計中最困難的一個(gè)流程。另一方面，當前幾乎所有的像CPU、DSP、ASIC等高速芯片的總線(xiàn)，除了提供高速并行總線(xiàn)接口外，正迅速向高速串行接口的方向發(fā)展，FPGA也不例外。每一條物理鏈路的速度從600 Mbps到10 Gbps，高速I(mǎi)／O的測試和驗證更成為傳統專(zhuān)注于FPGA內部邏輯設計的設計人員所面臨的巨大挑戰。這些挑戰使設計人員非常容易地將絕大部分設計時(shí)間放在調試和檢驗設計上。

本文就調試FPGA系統時(shí)遇到的問(wèn)題及有助于提高調試效率的方法，針對Altera和Xilinx的FPGA調試提供了最新的方法和工具。

1 FPGA一般設計流程

在FPGA系統設計完成前，有2個(gè)不同的階段：設計階段、調試和檢驗階段，如圖1所示。設計階段的主要任務(wù)是輸入、仿真和實(shí)現；調試和檢驗階段的主要任務(wù)是檢驗設計，校正發(fā)現的錯誤。


1.1 設計階段

在這一階段不僅要設計，而且要使用仿真工具開(kāi)始調試。實(shí)踐證明，正確使用仿真為找到和校正設計錯誤提供了一條有效的途徑。但是，不應依賴(lài)仿真作為調試FPGA設計的唯一工具。

在設計階段，還需要提前考慮調試和檢驗階段，規劃怎樣在線(xiàn)快速調試FPGA，這可以定義整體調試方法，幫助識別要求的任何測試測量工具，確定選擇的調試方法對電路板設計帶來(lái)的影響。針對可能選用的FPGA存在的高速總線(xiàn)，除了考慮邏輯時(shí)序的測試和驗證外，還應該充分考慮后面可能面臨的信號完整性測試和分析難題。

1.2 調試和檢驗階段

在調試階段，必須找到仿真沒(méi)有找到的棘手問(wèn)題。怎樣以省時(shí)省力的方式完成這一工作是一個(gè)挑戰。本文將研究如何選擇正確的FPGA調試方法及如何有效地利用新方法的處理能力，這些新方法可以只使用少量的FPGA針腳查看許多內部FPGA信號。如果使用得當，可以突破最棘手的FPGA調試問(wèn)題。

1.3 FPGA調試方法

在設計階段需要作出的關(guān)鍵選擇是使用哪種FPGA調試方法。在理想情況下，設計者希望有一種方法，這種方法可以移植到所有FPGA設計中，能夠洞察FPGA內部運行和系統運行過(guò)程，為確定和分析棘手的問(wèn)題提供相應的處理能力。

基本在線(xiàn)FPGA調試方法有2種：使用嵌入式邏輯分析儀以及使用外部邏輯分析儀。選擇使用何種方法取決于項目的調試需求。

2 嵌入式邏輯分析儀內核

主要的FPGA廠(chǎng)商針對器件的在線(xiàn)調試都提供了嵌入式邏輯分析儀內核，這些知識產(chǎn)權模塊插入FPGA設計中，同時(shí)提供觸發(fā)功能和存儲功能。它們使用FPGA邏輯資源實(shí)現觸發(fā)電路；使用FPGA存儲模塊實(shí)現存儲功能；使用JTAG配置內核操作，并用它將捕獲的數據傳送到PC上進(jìn)行查看。

由于嵌入式邏輯分析儀使用內部FPGA資源，因此其通常用于大型FPGA，這些大型FPGA可以更好地消化插入內核帶來(lái)的開(kāi)銷(xiāo)。一般來(lái)說(shuō)，用戶(hù)希望內核占用的FPGA邏輯資源不超過(guò)可用資源的5％。

與其他調試方法一樣，還要知道這種方法存在的部分矛盾。

2.1 針腳與內部資源

嵌入邏輯分析儀內核不使用額外的測試針腳，因為它通過(guò)現有的JTAG針腳訪(fǎng)問(wèn)內核。這意味著(zhù)即使設計受到FPGA針腳限制，仍可以使用這種方法。矛盾在于，它使用的內部FPGA邏輯資源和存儲模塊可以用來(lái)實(shí)現設計。此外，由于使用片內內存存儲捕獲的數據，因此內存深度一般相對較淺。

2.2 探測與運行模式

嵌入式邏輯分析儀核心的探測非常簡(jiǎn)單，它使用現有的JTAG針腳。矛盾在于，盡管嵌入式邏輯分析儀可以查看FPGA操作，但沒(méi)有一種方式將這些信息與電路板級或系統級信息時(shí)間關(guān)聯(lián)起來(lái)。而將FPGA內部的信號與FPGA外部的信號關(guān)聯(lián)起來(lái)對解決棘手的調試問(wèn)題至關(guān)重要。在分析方法上，嵌入式邏輯分析儀只能進(jìn)行狀態(tài)分析。

2.3 成本與靈活性

大多數FPGA廠(chǎng)商提供了嵌入式邏輯分析儀內核，而其價(jià)格要低于全功能外部邏輯分析儀。雖然用戶(hù)希望更多的功能，但嵌入式邏輯分析儀內核的功能無(wú)論從通用性、分析方式、觸發(fā)能力，還是從存儲和分析能力都弱于全功能外部邏輯分析儀，而用戶(hù)通常需要這些功能來(lái)捕獲和分析棘手的調試問(wèn)題。例如，嵌入式邏輯分析儀只能在狀態(tài)模式下操作，它們捕獲與FPGA設計中已有的指定時(shí)鐘同步的數據，因此不能提供精確的信號定時(shí)關(guān)系。

3 外部邏輯分析儀

由于嵌入式邏輯分析儀方法存在部分限制，FPGA設計人員采用外部邏輯分析儀方法，來(lái)利用FPGA的靈活性和外部邏輯分析儀的處理能力，如泰克TLA系列邏輯分析儀。

在這種方法中，有用的內部信號路由到FPGA沒(méi)有使用的針腳上，然后連接到邏輯分析儀上。這種方法提供了非常深的內存，適合調試出現故障和實(shí)際導致該故障的原因在時(shí)間上相距很遠的問(wèn)題；對于需要采集大量數據進(jìn)行后期分析的設計人員也非常必要。另外，它還可以把內部FPGA信號與電路系統中的其他活動(dòng)時(shí)間關(guān)聯(lián)起來(lái)。

與嵌入式邏輯分析儀方法一樣，也需要考慮許多矛盾。

3.1 針腳與內部資源

外部邏輯分析儀方法采用非常少的邏輯資源，不使用FPGA內存資源。它釋放了這些資源，來(lái)實(shí)現所需功能。其矛盾在于，必須增加專(zhuān)用于調試的針腳數量，而設計時(shí)需要使用這些針腳。

3.2 探測與工作模式

外部邏輯分析儀探測要比嵌入式邏輯分析儀方法要求的探測復雜一些。必須確定怎樣使用邏輯分析儀探頭探測FPGA內部信號，而不能使用電路板上已有的JTAG連接器。最簡(jiǎn)便的方式是在電路板中增加一個(gè)測試連接器，這可以簡(jiǎn)便地把FPGA信號與系統中的其他信號關(guān)聯(lián)起來(lái)。

3.3 成本與靈活性

盡管外部邏輯分析儀的購買(mǎi)價(jià)格確實(shí)要高于嵌入式邏輯分析儀，但使用外部邏輯分析儀可以解決更加廣泛的問(wèn)題。邏輯分析儀不僅可以用于FP

GA調試，還可以用來(lái)解決其他數字設計挑戰，它被公認為是進(jìn)行通用數字系統硬件調試的最佳工具。外部邏輯分析儀能夠實(shí)現更加靈活的采集模式和觸發(fā)功能。通過(guò)外部邏輯分析儀，可以設置最多16個(gè)不同的觸發(fā)狀態(tài)(每一個(gè)狀態(tài)含有16個(gè)條件判斷分支)，每一個(gè)通道提供256 MB的內存，并且可以在定時(shí)分析模式下以高達125 ps的分辨率(8 GS／s采樣) 捕獲數據。

4 FPGAView進(jìn)行FPGA調試

外部邏輯分析儀方法有效地利用了FPGA的處理能力，并根據需要重新對設備配置，將有用的內部信號路由到通常很少的針腳上。這是一種非常有用的方法，但它也有一定的局限性：用戶(hù)每次需要查看一套不同的內部信號時(shí)，都必須改變設計(在RTL級或使用FPGA編輯器工具)，把希望的信號組路由到調試針腳上。這不僅耗時(shí)，而且如果要求重新匯編設計，還會(huì )改變設計的定時(shí)，可能會(huì )隱藏需要解決的問(wèn)題。當更改FPGA內部測試信號時(shí)，在外部邏輯分析儀上的被測信號名稱(chēng)需要手工進(jìn)行更新。一般說(shuō)來(lái)，調試針腳數量很少，內部信號與調試針腳之間1：1的關(guān)系限制著(zhù)設計查看能力和洞察力。為克服這些局限性，出現了一種新的FPGA調試方法，它不僅提供了外部邏輯分析儀方法的所有優(yōu)勢，還消除了主要局限性。FPGAView軟件在與泰克TLA系列邏輯分析儀配套使用時(shí)，為調試FPGA和周邊硬件電路提供了一個(gè)完整的解決方案，如圖2所示。

　　
這種組合可以時(shí)間關(guān)聯(lián)的查看FPGA的內部活動(dòng)和外部活動(dòng)；迅速改變FPGA內部探點(diǎn)，而無(wú)須重新匯編設計；每個(gè)針腳監測多個(gè)內部信號；在TLA邏輯分析儀上自動(dòng)更新切換的內部信號名稱(chēng)。此外，FPGAView可以在一臺設備中處理多個(gè)測試內核(適合監測不同的時(shí)鐘域)，并可以在一個(gè)JTAG鏈上處理多臺FPGA設備。

5 快速使用FPGAView

使用FPGAView的步驟如下所述：

(1) 插入內核

這步是配置測試內核，把它插入到FPGA設計中。例如，在使用ALTERA或Xilinx器件時(shí)，可以使用FPGA開(kāi)發(fā)工具提供的邏輯分析儀接口編輯器，創(chuàng )建最適合自己需求的測試核。

對大多數的測試內核，可以指定下述參數：

①針腳數量(pin count)：表示希望專(zhuān)用于邏輯分析儀接口的針腳數量；

②組數(bank count)：表示希望映射到每個(gè)針腳上的內部信號數量；

③輸出／捕獲模式(output／capture mode)：選擇希望執行的采集類(lèi)型；可以選擇組合邏輯／定時(shí)模式(combina-tion／timing)或寄存器／狀態(tài)模式(registered／state)；

④時(shí)鐘(clock)：如果用戶(hù)選擇了registered／state的捕獲模式，這一選項允許選擇測試內核的取樣時(shí)鐘；

⑤通電狀態(tài)(power-up state)：這個(gè)參數允許指明用于邏輯分析儀接口的針腳的通電狀態(tài)。

(2) 把測試內核信息加載到FPGAView中

從FPGAView軟件窗口中，可以與JTAG編程電纜建立連接，并且連接到TLA系列邏輯分析儀(TLA邏輯分析儀使用Windows平臺)或PC工作站上。

在使用ALTERA FPGA芯片時(shí)，按打開(kāi)(Open)工具條按鈕，調出一個(gè)文件瀏覽器，選擇QuartusⅡLAI Editor軟件以前生成的邏輯分析儀接口(.lai)文件。這樣就加載了與LAI核心有關(guān)的所有信息，包括每一組的信號數量、組數和信號名稱(chēng)，另外如果設備中的LAI內核多于一個(gè)，那么還包括每個(gè)LAI內核的信息。

(3) 把FPGA針腳映射到邏輯分析儀上

映射FPGA針腳和TLA邏輯分析儀探頭之間的物理連接。FPGAView可以自動(dòng)更新邏輯分析儀上顯示的信號名稱(chēng)，與測試內核當前監測的信號相匹配。為此，簡(jiǎn)單地點(diǎn)擊探頭(probes)按鈕，將出現一個(gè)拖放窗口，把測試內核輸出信號名稱(chēng)與邏輯分析儀上的相應通道連接起來(lái)。對某條目標連接，這個(gè)通道分配過(guò)程只需一次。

(4) 進(jìn)行測量

使用組(bank)列表下拉菜單，選擇想要測量的組。一旦選擇了組，FPGAView會(huì )通過(guò)JTAG接口與FPGA通信，并配置測試內核，以便選擇希望的組。

FPGAView還將這些通道名稱(chēng)通過(guò)對TLA系列邏輯分析儀的控制進(jìn)行自動(dòng)分配，從而可以簡(jiǎn)便地理解測量結果。為測量不同的一套內部信號，用戶(hù)只需選擇不同的信號組。全功能TLA系列邏輯分析儀會(huì )自動(dòng)地把這些FPGA信號與系統中的其他信號關(guān)聯(lián)起來(lái)。

在TLA邏輯分析儀中，針對設計人員關(guān)心的各種時(shí)間信息，提供了業(yè)內獨有的定時(shí)參數自動(dòng)測量功能，通過(guò)鼠標簡(jiǎn)單地拖放操作，能夠得到周期、頻率、占空比、脈沖寬度、通道／通道延遲、邊沿計數、周期計數、違規計數、周期抖動(dòng)、以及周期間抖動(dòng)等信息。

6 結論

調試針對Altera和Xilinx的FPGA系統時(shí)用嵌入式邏輯分析儀和外部邏輯分析儀這2種方法各有其優(yōu)勢和不足，而FPGAView等新方法進(jìn)一步提高了外部邏輯分析儀方法的吸引力。能夠快速方便地移動(dòng)探點(diǎn)，而不需重新匯編設計，同時(shí)能夠把內部FPGA信號活動(dòng)與電路板級信號關(guān)聯(lián)起來(lái)，能夠較好地滿(mǎn)足產(chǎn)品開(kāi)發(fā)周期的要求。