基于FPGA的全數字交流伺服系統信號處理

基于FPGA的全數字交流伺服系統信號處理系統電路如圖1所示，以DSP芯片作為伺服驅動(dòng)器的核心處理器，完成數據處理和控制算法；FPGA完成編碼信號的采集與鑒相、光柵尺信號處理、接收運動(dòng)控制卡發(fā)出的脈沖信號與脈沖方向信號并返回給運動(dòng)控制卡編碼器脈沖信號等。采用FPGA作為脈沖或模擬量輸出接口，對信號的每一位都用門(mén)電路進(jìn)行驅動(dòng)，以高速匹配其他芯片進(jìn)行信息交換。由于FPGA內部是硬件電路，能實(shí)現真正的并行處理，這種預處理或后處理操作可以使DSP專(zhuān)注于復雜算法的實(shí)現，系統運行在準并行狀態(tài)，加快了處理速度[1]。


1 光電脈沖編碼器、光柵尺信號及電路設計要求

　　永磁同步電機的速度閉環(huán)控制過(guò)程中，必須實(shí)時(shí)檢測電機轉子位置及轉速信息，其檢測精確性直接影響對電機的控制精度。永磁同步電動(dòng)機采用光電脈沖編碼器檢測電動(dòng)機轉子位置檢測。位置直接閉環(huán)控制時(shí)必須實(shí)時(shí)測量軸的進(jìn)給位置，進(jìn)給軸的位置采用光柵尺來(lái)檢測。

光電脈沖編碼器是一種把角位移量轉化為脈沖信號的檢測元件，被廣泛應用于數字交流伺服電機中檢測轉子位置。光電編碼器分為增量式、絕對式以及混合式3類(lèi)，增量式編碼器由于性?xún)r(jià)比高而應用廣泛。脈沖編碼器與被測軸剛性連接，轉軸每旋轉一周，脈沖發(fā)生器輸出一定的脈沖數，其輸出脈沖的頻率與轉速成正比，所以可以通過(guò)脈沖頻率來(lái)測量實(shí)現轉速。增量式編碼器輸出兩列正交的方波脈沖信號(A，B)，計算A或B列脈沖的個(gè)數可以得到位置偏移量，利用其相位關(guān)系可以確定電機的旋轉方向。增量式編碼器還輸出一路每轉一周脈沖(Z）的信號，Z脈沖可用于計算轉速，也可用于消除計算中所產(chǎn)生的積累誤差[2]。增量式脈沖編碼器輸出波形如圖2所示。

光柵尺是將光源、兩塊長(cháng)光柵(動(dòng)尺和定尺）、光電檢測器件等組合在一起構成的光柵傳感器。光柵尺輸出的是電信號，動(dòng)尺移動(dòng)一個(gè)柵距，輸出電信號便變化一個(gè)周期，它是通過(guò)對信號變化周期的測量來(lái)測出動(dòng)就與定就職相對位移。目前使用的光柵尺的輸出信號一般有兩種形式：相位角相差90°的2路方波信號和相位依次相差90°的4路正弦信號。這些信號的空間位置周期為W。本系統光柵尺輸出的信號為方波信號，輸出同樣可以產(chǎn)生A相、B相和Z相3個(gè)電信號，A相信號為主信號，B相為副信號，兩個(gè)信號周期相同，均為W相位差90°，Z信號可以作為較準信號以消除累積誤差[3]。由于光電編碼器與光柵尺產(chǎn)生特性相同的信號，因此本文只介紹光電編碼器信號的處理。

圖2給出了編碼器A、B、Z信號的變化情況。在A(yíng)信號的下降沿采集B信號，就可以判斷出運動(dòng)方向。圖中前半部分為正向運動(dòng)，A信號的上升沿及下降沿均比B信號超前1/4周期，在A(yíng)信號下降沿采集的B信號為“1”；后半部分為反向運動(dòng)，A信號的上升沿及下降沿均比B信號滯后1/4W，在A(yíng)信號下降沿采集到的B信號為“0”。根據采集到的運動(dòng)信號方向和A信號變化的周期數用計數器進(jìn)行計數(正向計數或逆向計數），就可以測算出位置偏移量。在本伺服系統中，用到的電機編碼器為6000線(xiàn)，為了得到更高精度的位置偏移量，A、B信號需要進(jìn)行細分。如果同時(shí)考慮A、B信號上升沿和下降沿的各種情況，就可以實(shí)現信號四細分，其主要電路有：細分辨向、計數電路等。以上功能可以由通用數字集成電路來(lái)完成，但這種設計方法所用芯片多，結構復雜。也可以通過(guò)單片機以及一些外圍芯片來(lái)完成，只是這種方法通用性差，編程復雜，而且增大了單片機的負擔，使單片機響應其他事件的實(shí)時(shí)性變差。 隨著(zhù)大規?？删幊踢壿嬈骷?CPLD：復雜可編程邏輯器件；FPGA：現場(chǎng)可編程門(mén)陣列）的飛速發(fā)展，傳統的電路設計方法已大為改觀(guān)。許多傳統的邏輯電路完全可以用可編程邏輯器件來(lái)代替，并且可提高系統的可靠性，減小PCB的面積，使產(chǎn)品小型化，還有利于知識產(chǎn)權保護。利用EDA(電子設計自動(dòng)化）技術(shù)設計可編程邏輯器件已成為現代電子設計的一種必然趨勢。本文所介紹電路就是基于FPGA芯片完成的。 該電路設計有如下要求：利用FPGA芯片完成雙路編碼器信號處理、四細分及辨向功能、32位可逆計數器、與DSP的并行接口電路。編碼器A、B信號作為輸入信號，經(jīng)四細分、辨向后，為32位可逆計數器提供計數脈沖和方向信號[4]。

2 FPGA器件的選擇

根據設計要求和綜合估算整個(gè)電路所需要的管腳個(gè)數，本設計選用APA300。它是Actel公司PA系列產(chǎn)品之一，是一種嵌入式可編程邏輯器件。APA300采用CMOS SRAM制造工藝，使用SRAM來(lái)存儲編程數據，具有高密度(可用邏輯門(mén)30萬(wàn)，2個(gè)PLL）、高速度、低功耗等特點(diǎn)，而且APA300的IO口有290個(gè)，完全符合本伺服系統設計的需要。

3 電路設計

本電路采用Actel公司的Libero IDE 開(kāi)發(fā)平臺進(jìn)行設計。Libero IDE 為Actel公司的專(zhuān)門(mén)開(kāi)發(fā)平臺，它包括設計輸入、編譯、仿真、器件編程等功能。該平臺使用方便，允許用戶(hù)用原理圖、VHDL語(yǔ)言、SmartDesign等多種輸入方法進(jìn)行設計。

3.1 細分辨向電路

編碼器信號的細分與辨向是提高編碼器測量精度的關(guān)鍵。細分辨向電路的原理圖如圖3所示。

　　編碼器輸出的相差為90°的方波信號PBA、PBB分別經(jīng)D觸發(fā)器處理后輸入到辨向電路。D觸發(fā)器作用是對信號進(jìn)行整形，從而消除了輸入信號中尖峰脈沖帶來(lái)的影響，提高了系統的抗干擾性能。由圖3可知細分辨向電路的輸入是編碼器經(jīng)整形濾波后的A、B信號，時(shí)鐘clkh、clkl，復位信號reset，輸出有錯誤信號error，方向信號updown，輸出的細分信號pulse。仿真波形如圖4所示。

3.2 計數電路

本系統中的32位計數器采用VHDL語(yǔ)言進(jìn)行設計。設計原理圖如圖5所示，輸入信號定義為時(shí)鐘clock、方向信號UPDOWN ，清零信號ACLR。輸出信號定義為32位的計數結果Q[31：0]。用VHDL語(yǔ)言來(lái)編寫(xiě)實(shí)現32位可逆計數器功能。其仿真信號如圖6所示。

設計經(jīng)過(guò)仿真、編譯實(shí)現后，該模塊已成功應用于開(kāi)發(fā)的伺服系中，實(shí)現了對光電編碼器與光柵尺(運動(dòng)控制系統中的位置反饋部件）信號的四細分處理功能，性能穩定可靠。在此設計的基礎上再加上譯碼驅動(dòng)和顯示電路，就可作為位移測量和顯示電路獨立使用。