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asic-to-fpga 文章 進(jìn)入asic-to-fpga技術(shù)社區
基于FPGA的一種DDR4存儲模塊設計
- 5G通信的主要特征包括“高速率、大帶寬”，為了滿(mǎn)足高速率、大帶寬數據的傳輸要求，需要一種存儲技術(shù)對數據進(jìn)行存儲。本文就存儲技術(shù)結合DDR4協(xié)議，設計了一種DDR4傳輸機制，本研究采用高性能的XCVU9P系列的FPGA芯片作為控制芯片，使用其內部自帶的DDR4 SDRAM（MIG）IP核進(jìn)行例化核設計。經(jīng)過(guò)驗證，實(shí)現在250 MHz時(shí)鐘下對DDR4 SDRAM的讀/寫(xiě)操作，數據無(wú)丟失，能夠保證高速率、大帶寬數據正常傳輸，該傳輸機制具有良好的可靠性、適用性及有效性。
- 關(guān)鍵字： DDR4 高速率 大帶寬 FPGA 202108
毫米波5G接收機多速率數據設計與研究
- 針對5G毫米波通信宏基站、微基站等設備的研發(fā)、生產(chǎn)、預認證、維修保障等測試需求，設計一款可應用于“5G新基建”通信設備產(chǎn)業(yè)鏈多環(huán)節所需儀表的高效多速率信號接收機處理模塊。采用先進(jìn)的并行多相濾波技術(shù)和任意速率比FFT處理技術(shù)，基于FPGA算法平臺實(shí)現毫米波5G接收機多路信號接收時(shí)域/頻域并行變速率處理邏輯電路，提高5G復雜波形接收機信號解析的實(shí)時(shí)性。實(shí)驗結果表明，該電路能高效完成5G復雜波形接收機信號的時(shí)域/頻域解析，適合作為毫米波5G接收機多速率數據處理實(shí)施方案，滿(mǎn)足毫米波5G接收機的功能設計要求。
- 關(guān)鍵字： FPGA 5G 毫米波 接收機 202105
基于EG4A20BG256和AD7403的電流采樣電路設計
- AD7403是一種Σ-Δ型模數轉換器，廣泛應用于需要電氣隔離的伺服控制電機相電流采集場(chǎng)合。EG4A20BG256是一種國產(chǎn)FPGA，適用于伺服控制系統信號采集﹑接口擴展等應用場(chǎng)景。本文基于EG4A20BG256 FPGA設計了AD7403模數轉換器接口電路，采集永磁同步電機相電流，并與伺服控制電路內霍爾電流傳感器和DSP采樣結果進(jìn)行了對比。結果表明，EG4A20BG256 FPGA可以通過(guò)AD7403模數轉換器實(shí)現對永磁同步電機相電流的準確采集。
- 關(guān)鍵字： AD7403 EG4A20BG256 FPGA DSP 永磁同步電機 202105
一種BiSS協(xié)議的編碼器數據讀取方法
- 摘要：針對目前BiSS協(xié)議編碼器數據讀取多采用FPGA實(shí)現的實(shí)際情況，文中介紹一種基于XMC4500微控制器的BiSS協(xié)議編碼器數據讀取實(shí)現方案。采用該方案，可將使用BiSS協(xié)議編碼器的伺服系統控制電路常用的DSP+FPGA雙控制器架構方式簡(jiǎn)化為XMC4500單控制器方式，在一定程度上降低了硬件成本和開(kāi)發(fā)難度。用該方案采集BiSS協(xié)議編碼器數據的實(shí)物平臺，使用LabVIEW顯示對讀取的數據，并與電機自帶增量編碼器值進(jìn)行對比，同時(shí)記錄BiSS協(xié)議編碼器實(shí)際數據波形圖，結果表明，該方案具有較高的采樣速率和較好
- 關(guān)鍵字： 202106 BiSS XMC4500 DSP FPGA LabVIEW
5G NR小區搜索算法的研究及FPGA實(shí)現
- 隨著(zhù)移動(dòng)通信的高速發(fā)展，5G NR通信已經(jīng)進(jìn)入我們的日常生活，5G系統對信息傳輸制訂了全新標準，基于5G NR的小區搜索相對于長(cháng)期演進(jìn)（LTE）而言，對同步信號進(jìn)行了重新定義。文章詳細分析了5G NR系統的主輔同步信號（PSS&SSS），對其新增內容進(jìn)行了研究，提出了適用于5G NR系統的小區搜索算法，使用MATLAB軟件對該算法的性能進(jìn)行了仿真分析，最后在FPGA上實(shí)現開(kāi)發(fā)應用。
- 關(guān)鍵字： 5G NR FPGA 小區搜索 PSS SSS 202105
賽靈思：以更高AI效能功耗比 支持邊緣運算自主
- 邊緣運算主要包含以下四個(gè)部分，低時(shí)延、AI算力、低功耗以及安全和保密，這四者是邊緣自主非常重要的組成部分，也是邊緣區別于工業(yè)和IoT的一個(gè)主要特點(diǎn)，也就是用運算資源來(lái)支持邊緣的自主，使它能夠獨立于云端。 賽靈思Versal AI Edge系列資深產(chǎn)品線(xiàn)經(jīng)理 Rehan Tahir賽靈思Versal AI Edge系列高級產(chǎn)品線(xiàn)經(jīng)理Rehan Tahir指出，當賽靈思在2018年引入Versal ACAP的時(shí)候，首先推出的是Versal Core和Prime系列，用于云端和網(wǎng)絡(luò )，然后推出了Vers
- 關(guān)鍵字： 賽靈思 FPGA ADAS
基于數字集成電路的智能監控與識別追蹤系統*
- 本設計基于FPGA硬件平臺實(shí)現了對一個(gè)區域場(chǎng)景的入侵檢測與追蹤識別，對檢測到的運動(dòng)物體作出人與動(dòng)物的區分，能夠通過(guò)無(wú)線(xiàn)方式發(fā)送警報，且系統檢測具有較高的魯棒性。本系統以FPGA為核心單元，主要由五個(gè)模塊構成：OV5640攝像頭模塊，DDR3數據儲存模塊、圖像數據處理模塊、蜂鳥(niǎo)E203 RISC-V SoC片上系統。系統整合與調試結果顯示，本設計在FPGA上采用了合適的算法搭建系統，能對視頻圖像中的運動(dòng)目標進(jìn)行實(shí)時(shí)、準確的識別與追蹤。
- 關(guān)鍵字： Robei FPGA 動(dòng)態(tài)目標追蹤 實(shí)時(shí)圖像處理 背景差分法 202103
小尺寸高分辨率的微顯示系統設計及FPGA實(shí)現
- 尺寸與性能是微顯示系統的重要衡量指標，為了實(shí)現微顯示系統的小尺寸與高性能，通過(guò)對視頻圖像數據的實(shí)時(shí)處理計算，實(shí)現圖像的動(dòng)態(tài)子像素融合，在FPGA上實(shí)現了電路，配合顯示芯片完成視頻圖像顯示。點(diǎn)屏的對比效果顯示，在節省了FPGA中74%存儲資源的同時(shí)提高了顯示芯片接近四倍的顯示分辨率，等效到顯示系統中能減少80%的芯片面積。這種微顯示系統同時(shí)解決了微型化與高分辨率的技術(shù)難關(guān)，非常適合應用于微顯示相關(guān)領(lǐng)域。
- 關(guān)鍵字： 微顯示系統 微顯示芯片 分辨率 子像素融合 FPGA 202103
CXL、CCIX 和 SmartNIC 下的 PCIe 5 將如何影響解決方案加速
- 與普通的 NIC 不同，SmartNIC 將會(huì )對 PCIe 總線(xiàn)提出更高的要求。CXL 和 CCIX 等第五代 PCIe 和協(xié)議在此背景下應運而生。不久之后，我們將能共享一致性存儲器、高速緩存，并建立多主機點(diǎn)對點(diǎn)連接。 正文：過(guò)去三十年間，基于服務(wù)器的計算歷經(jīng)多次飛躍式發(fā)展。上世紀 90 年代，業(yè)界從單插槽獨立服務(wù)器發(fā)展到服務(wù)器集群。緊接著(zhù)在千禧年，產(chǎn)業(yè)首次看到雙插槽服務(wù)器，再后來(lái)，多核處理器也問(wèn)世了。進(jìn)入下一個(gè)十年，GPU 的用途遠遠超出了處理圖形的范疇，我們見(jiàn)證了基于FPGA的加速器卡的興起
- 關(guān)鍵字： PCIe 5 FPGA 賽靈思
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