SHARC處理器的起源和演進(jìn)
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作者：Paul Wheeler GP-DSP部日本區域總監
時(shí)間：2009-09-25
來(lái)源：電子產(chǎn)品世界
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下圖是其中一種加速器的例子。
本文引用地址：http://dyxdggzs.com/article/98491.htm
FIR加速器包含一個(gè)1K字的本地存儲器用于存儲系數，另外1K字的存儲器用于存儲延時(shí)線(xiàn)數據。FIR運算單元包括4個(gè)并行的MAC(乘法累加)單元，每個(gè)單元的工作頻率是內核時(shí)鐘頻率的一半。運算單元都能夠利用80位精確累加器執行32位浮點(diǎn)或32位定點(diǎn)處理。理論上，除了內核提供的2.7GFlops性能外，這個(gè)引擎還能提供1.8Gflops的處理能力。因此與第三代產(chǎn)品相比，第四代產(chǎn)品大體上將可用浮點(diǎn)性能增加了一倍。
FIR加速器可以用于單次迭代模式，這意味著(zhù)完整的濾波器實(shí)現可以適配進(jìn)本地存儲器(濾波器長(cháng)度<=1024)，或者也可以設置FIR加速器以支持多次迭代模式。在多次迭代模式，支持的最大FIR濾波器長(cháng)度是4096個(gè)抽頭。為了提高靈活性，用戶(hù)可用的窗口尺寸變化范圍可從1到1024個(gè)樣本，而針對多速率濾波器(插值/抽取)和多通道濾波器(最多32個(gè)信道)的附加模式組成了完整的功能規范。
這種FIR加速器和額外的IIR/FFT加速器為各種信號處理應用提供了創(chuàng )新的低性?xún)r(jià)比提升方式，再次突出了ADI做出的以最小成本開(kāi)銷(xiāo)實(shí)現領(lǐng)先性能的承諾。
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