20nm之后將采取三維層疊技術(shù)

　　在今后的2年～3年內，NAND閃存的集成度仍將保持目前的發(fā)展速度。具體來(lái)說(shuō)，到2011年～2012年，通過(guò)采用2Xnm的制造工藝與3位/單元～4位/單元的多值技術(shù)，NAND閃存很有可能實(shí)現128Gb的容量。

　　但是，如果要實(shí)現超過(guò)128Gb的更大容量，恐怕就需要全新的技術(shù)。目前正在量產(chǎn)的NAND閃存通常都使用浮柵結構的存儲單元。許多工程師也認為，2011年～2012年將量產(chǎn)的2Xnm工藝及其后的20nm工藝仍可采用現有的浮柵結構的存儲單元。但據SanDisk公司分析，當工藝發(fā)展到20nm以下時(shí)，從原理上來(lái)看，就很難再沿用現有的技術(shù)。由于存儲單元的尺寸過(guò)小，晶體管將極不穩定，因此容易出現數據錯誤的情況。而且，工藝節點(diǎn)進(jìn)一步縮小后，還將存在光刻設備能否滿(mǎn)足工藝需求的問(wèn)題。

　　由于NAND閃存的集成度在20nm工藝之后仍將繼續提高，所以存儲器結構必須要有根本性的變化。其中，將存儲單元縱向層疊的三維技術(shù)可以說(shuō)是最有希望的候補技術(shù)。

　　該技術(shù)的最大優(yōu)點(diǎn)在于，即使采用比最先進(jìn)工藝落后數代的制造工藝，也可以實(shí)現與使用最先進(jìn)工藝時(shí)相同的大容量與低成本。目前，各閃存生產(chǎn)商正在加速開(kāi)發(fā)三維層疊技術(shù)。2009年6月在日本京都召開(kāi)的半導體技術(shù)國際會(huì )議“2009 Symposium on VLSI Technology/Circuits”上，各廠(chǎng)商將會(huì )發(fā)表各種三維層疊技術(shù)。比如，三星電子公司將發(fā)布被稱(chēng)為“Vertical Gate NAND(VG-NAND)”的三維技術(shù)。該技術(shù)中存儲單元的層疊數沒(méi)有限制，這為實(shí)現Tb級的存儲器開(kāi)拓了新的道路。該公司已經(jīng)證實(shí)，采用該結構的存儲單元可以穩定地進(jìn)行寫(xiě)入、刪除、讀出等操作。

　　東芝公司也宣布其之前所開(kāi)發(fā)的低成本三維層疊技術(shù)“BiCS(bit-cost scalable)”又有了新的進(jìn)展。該公司已試制出層疊了16層存儲陣列的實(shí)驗芯片，使用的是BiCS的改良技術(shù) “Pipe shaped BiCS”，每層的容量可達1Gb。該芯片采用60nm制造工藝，每bit的實(shí)際存儲單元面積僅為0.00163μm2，與該公司和SanDisk公司在“ISSCC 2009”上共同發(fā)布的采用32nm工藝、3位/單元的多值技術(shù)制造的32Gb NAND閃存的面積大致相同。