使用FPGA測試的一些有效方法(05-100)

　　引言

　　隨著(zhù)芯片設計技術(shù)越來(lái)越成熟,越來(lái)越多的產(chǎn)品選擇使用SoC的技術(shù)實(shí)現。然而,每一次流片不一定都能達到預期的效果。根據Synopsys公司統計,有超過(guò)60%的公司需要重新流片。在這個(gè)過(guò)程中浪費了大量的金錢(qián),一次修正平均的花費就超過(guò)100萬(wàn)美元。如果一旦錯過(guò)了商品推出的最佳時(shí)機,那么錯過(guò)市場(chǎng)機會(huì )的代價(jià)則以數千萬(wàn)美元計,甚至更高。據統計,在需要respin的芯片中有43%是在前端的設計和實(shí)現的時(shí)候產(chǎn)生的邏輯功能錯誤。如何避免或減小如此高的風(fēng)險是每一個(gè)設計單位思考的問(wèn)題。

　　現在行業(yè)內有兩種解決此問(wèn)題的方案,第一種方案是利用越來(lái)越先進(jìn)的EDA仿真工具仿真測試。業(yè)界產(chǎn)品的兩大巨頭Synopsys和Cadance都推出了自己的解決方案。然而,EDA工具非常昂貴,卻不一定能滿(mǎn)足每一個(gè)項目的要求。另外,EDA工具的仿真時(shí)間很長(cháng)。以一套無(wú)線(xiàn)通信系統舉例,初始化的過(guò)程就需要半天的時(shí)間,每收發(fā)一幀都需要3-4個(gè)小時(shí),因此在有限的時(shí)間內不可能完成比較全面的測試(測試時(shí)采取的都是并行運算的方式,工作站都是Sun Blade2000的配置)。最后,仿真軟件再完善也不是實(shí)際的硬件操作,因此某些只可能在硬件上發(fā)生的問(wèn)題,無(wú)法通過(guò)仿真來(lái)獲得。比如某些時(shí)序問(wèn)題和功耗問(wèn)題。另外,硬件的“脾氣”比較古怪,經(jīng)常會(huì )出現一些意想不到的狀態(tài),這些都是仿真軟件無(wú)法模擬出來(lái)的。第二種解決方案是采用FPGA進(jìn)行真實(shí)的硬件測試。比如Xilinx公司的EasyPath解決方案。然而使用這種方案也面臨著(zhù)一些需要解決的問(wèn)題,比如如何使設計的產(chǎn)品可以既在A(yíng)SIC上工作,又在FPGA上正常工作,如何保證FPGA與ASIC的一致性。針對這些問(wèn)題的解決方法是本文重點(diǎn)討論的內容。

　　本文的測試實(shí)例和測試方法均來(lái)源于北京市嵌入式重點(diǎn)實(shí)驗室的無(wú)線(xiàn)局域網(wǎng)芯片項目,本項目的產(chǎn)品目前已經(jīng)成功流片。這些測試方法的應用對項目的順利進(jìn)展起到了關(guān)鍵性的作用,起到了良好的效果。

　　時(shí)序問(wèn)題的解決

　　FPGA可以接受的時(shí)鐘和所允許的時(shí)序遠遠低于A(yíng)SIC。但作為ASIC產(chǎn)品而言,在設計的時(shí)候又往往采取較高的時(shí)鐘速率。由于A(yíng)SIC時(shí)鐘樹(shù)與布線(xiàn)相對自由,故對于高速率設計解決起來(lái)相對容易。對于Xilinx FPGA而言,盡管采用了90nm工藝的Virtex-4可以支持的性能高達500MHz,但是其時(shí)鐘樹(shù)和布線(xiàn)資源相對固定,因此一旦在編譯和布局布線(xiàn)的時(shí)候處理不當,就會(huì )產(chǎn)生時(shí)序沖突(timing violation)。產(chǎn)生時(shí)序沖突的結果,輕則使設計的邏輯與實(shí)際布局布線(xiàn)后的網(wǎng)表不一致,重則導致布局布線(xiàn)根本無(wú)法通過(guò),從而致使驗證無(wú)法進(jìn)行。

　　我們在解決時(shí)序問(wèn)題的時(shí)候采取了五種不同的方法。其中一種方法是應在設計中就加以注意,兩種在綜合的時(shí)候進(jìn)行,還有兩種在布局布線(xiàn)時(shí)采用。

　　設計過(guò)程中注意時(shí)序問(wèn)題

　　若希望設計的產(chǎn)品能夠在FPGA驗證平臺上順利的完成驗證,在設計過(guò)程中就需要注意盡量多的使用FPGA的內部資源,如DSP48,乘法器,RAM,DCM等。

　　在我們的設計中有不少濾波器,這些濾波器正好可以使用DSP48這個(gè)模塊。該模塊如圖1所示,為乘加結構。濾波器若不使用這種模塊,則需進(jìn)行大量的乘、加運算。這樣不但浪費資源,而且很容易導致時(shí)序無(wú)法滿(mǎn)足要求。而如果使用這樣的模塊,則基本上所有的濾波器都不再處于“最差路徑”上。

　　對于乘法器,如果使用slice搭建不僅浪費資源,而且性能差,位寬一旦比較寬就會(huì )導致時(shí)序出現問(wèn)題。Xilinx的ISE中配有Core Generator這個(gè)工具。通過(guò)該工具可以生成需要的乘法器。使用這些乘法器來(lái)代替普通的乘法器,可以達到滿(mǎn)意的效果。除了乘法器,還可以使用該工具產(chǎn)生RAM和DCM等。

　　圖 1 DSP48示意圖