使用FPGA測試的一些有效方法(05-100)

　　綜合過(guò)程解決時(shí)序問(wèn)題

　　我們使用Synplicity公司的Synplify工具進(jìn)行綜合,這是業(yè)界通常使用的綜合工具之一。選擇該工具最主要的原因在于它與Xilinx的FPGA配合的很好。我們做過(guò)實(shí)驗,通過(guò)該工具綜合產(chǎn)生結果報表,再通過(guò)ISE產(chǎn)生真實(shí)布局布線(xiàn)后的報表。對這兩個(gè)報表的時(shí)序估計部分進(jìn)行對比,我們發(fā)現兩者之間驚人的相似,最差路徑之間的差別不超過(guò)1ns。

　　綜合的時(shí)候需要設置約束,最重要的是時(shí)鐘約束。這個(gè)約束限制了系統工作的頻率。為了降低系統對于時(shí)鐘抖動(dòng)的敏感性,我們采取的第一個(gè)方法是在設置時(shí)鐘約束的時(shí)候將此約束值設的略高于實(shí)際的時(shí)鐘頻率。這樣做有一個(gè)前提,那就是在綜合后不得有負的時(shí)鐘余度(time slack)出現。當沒(méi)有負的時(shí)鐘余度出現的時(shí)候,提高時(shí)鐘約束可以有效避免因時(shí)鐘抖動(dòng)而引入的時(shí)序問(wèn)題,但是如果因為提高了約束中時(shí)鐘頻率,而導致負的時(shí)鐘余度的出現,那么有可能導致在布局布線(xiàn)過(guò)程中產(chǎn)生時(shí)序沖突而無(wú)法正常布局布線(xiàn)。在這種情形下,就不宜提高約束中的時(shí)鐘頻率。

　　在綜合中采取的第二個(gè)方法是使用綜合工具提供的pipeline和retiming功能。這些功能可以調整寄存器的位置,使之在不改變邏輯的前提下,將寄存器的位置調整的更加合理,如圖2所示。這個(gè)功能主要用于組合邏輯過(guò)長(cháng)且不合理的情況下。當然,如果某些乘法器位數過(guò)寬而結果沒(méi)有寄存的時(shí)候也會(huì )導致組合邏輯時(shí)序緊張。當發(fā)生這種情況而retiming功能又無(wú)法糾正時(shí),就需要設計者在做設計的時(shí)候對乘法器的輸出結果做一拍寄存,同時(shí)其余的控制邏輯也要做相應的調整。

　　圖 1 DSP48示意圖

　　布局布線(xiàn)階段解決時(shí)序問(wèn)題

　　當綜合工作完成,進(jìn)入布局布線(xiàn)的階段后,仍然有兩種方法可以改善邏輯時(shí)序問(wèn)題。

　　第一種是手動(dòng)增加并調整BUFG(Global Clock Buffer)。BUFG是Xilinx的全局時(shí)鐘資源,所有時(shí)鐘樹(shù)的起點(diǎn)都是BUFG,位于FPGA的北極和南極。當布線(xiàn)后仍有負的slack時(shí),有可能是某些當作時(shí)鐘使用的信號沒(méi)有被放上時(shí)鐘樹(shù),此時(shí)就要手動(dòng)將這些信號放上BUFG。若遇到門(mén)控時(shí)鐘,還應該使用BUFGMUX資源。另外,在Virtex-4中,北部的BUFG主要負責北部的時(shí)鐘,南部的BUFG負責南部的時(shí)鐘。在我們的項目中,共有十余個(gè)時(shí)鐘,因此,BUFG位置的選擇也很關(guān)鍵。有些時(shí)候,工具不能解決一切問(wèn)題,只有手動(dòng)調整BUFG的位置,或將BUFG的位置信息寫(xiě)入用戶(hù)約束文件才可以取得較滿(mǎn)意的效果。