基于CPLD的任意波形發(fā)生器(05-100)

　　引言

　　任意波形發(fā)生器(AWG)在通信系統、測試系統等方面得到廣泛應用。本文利用自主研制的150 MSPS 12位DAC和300MSPS 12位DAC,基于CPLD技術(shù),設計了一種AWG。要產(chǎn)生的波形通過(guò)上位機軟件設置,然后將波形數據下載到AWG,AWG在CPLD的高速控制電路下將波形數據送高速DAC進(jìn)行轉換形成所要的波形。

　　任意波形發(fā)生器的硬件結構

　　AWG的工作過(guò)程是,首先接收上位機送來(lái)的波形數字信號存儲到SRAM,然后啟動(dòng)控制電路從SRAM取出數據送DAC進(jìn)行數摸轉換,轉換后的模擬信號送低通濾波器形成波形。如果DAC工作在150MSPS的速度下,可以以150MHz的頻率送數據到DAC進(jìn)行轉換,微控制器的晶振輸入一般工作在40MHz以下,沒(méi)有這么高的速度送出數據到DAC,所以考慮采用CPLD構建硬件控制電路。數據首先傳送到SRAM,然后在CPLD硬件控制電路的控制下,以150MHz的頻率從SRAM中取數送DAC轉換。其體系結構如圖1所示。如果要形成正弦周期信號,每周期4個(gè)點(diǎn)就可以合成一個(gè)波形,此時(shí)可以輸出約38MHz的高頻信號。

 

　　圖1 AWG硬件結構

　　CPLD(復雜可編程邏輯器件)是在傳統的PAL、GAL基礎上發(fā)展而來(lái)的,具有多種工作方式和高集成、高速、高可靠性等明顯的特點(diǎn),在超高速領(lǐng)域和實(shí)時(shí)測控方面有非常廣泛的應用。與FPGA相比,CPLD比較適合計算機總線(xiàn)控制、地址譯碼、復雜狀態(tài)機、定時(shí)/計數器、存儲控制器等I/O密集型應用,且無(wú)須外部配置ROM、時(shí)延可預測等。目前的CPLD普遍基于E2PROM和Flash電可擦技術(shù),可實(shí)現循環(huán)擦寫(xiě)。Altera 公司的MAX7000 CPLD配置有JTAG口,支持ISP編程。用VHDL或Verilog HDL設計的程序,借助EDA工具經(jīng)過(guò)行為仿真、功能仿真和時(shí)序仿真后,通過(guò)綜合工具產(chǎn)生網(wǎng)表,下載到目標器件,從而生成硬件電路。

　　本裝置中,CPLD采用Altera公司的EPM7128AE,其最高工作頻率達200MHz。微控制器采用Atmel公司AVR微控制器AT90S8515。SRAM選用64K x 16的CY7C1021V。

 

　　圖2 DAC控制電路