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FPGA設計：時(shí)序就是全部
- 當你的FPGA設計不能滿(mǎn)足時(shí)序要求時(shí)，原因也許并不明顯。解決方案不僅僅依賴(lài)于使用FPGA的實(shí)現工具來(lái)優(yōu)化設計從而滿(mǎn)足時(shí)序要求，也需要設計者具有明確目標和診斷/隔離時(shí)序問(wèn)題的能力。設計者現在有一些小技巧和幫助來(lái)設置時(shí)鐘;使用像Synopsys Synplify Premier一樣的工具正確地設置時(shí)序約束;然后調整參數使之滿(mǎn)足賽靈思FPGA設計性能的目標。 會(huì )有來(lái)自不同角度的挑戰，包括： ● 更好的設計計劃，例如完整的和精確的時(shí)序約束和時(shí)鐘規范 ● 節約時(shí)間的設計技術(shù)，例如為更好的性能結
- 關(guān)鍵字： FPGA Synplify 時(shí)序
Synopsys新版Synplify FPGA綜合軟件提高基于FPGA原型驗證的效能
- 全球領(lǐng)先的電子器件和系統設計、驗證和制造軟件及知識產(chǎn)權（IP）供應商新思科技公司日前宣布：推出其最新版的Synplify Pro? 和Synplify? Premier 現場(chǎng)可編程門(mén)陣列（FPGA）綜合工具。Synplify 2012.03產(chǎn)品包括改進(jìn)的綜合算法，它將運行時(shí)間提速最高達30%。此外，Synplify Premier軟件通過(guò)一種新的容錯并繼續功能而得到增強，以滿(mǎn)足FPGA設計師對快速周轉時(shí)間的需求；該軟件能使設計師在最后的硬件描述語(yǔ)言（HDL）編譯環(huán)節生成一份報告，并修正所有源自丟失或不正
- 關(guān)鍵字： 新思科技 Synplify FPGA
使用FPGA測試的一些有效方法(05-100)
- 隨著(zhù)芯片設計技術(shù)越來(lái)越成熟,越來(lái)越多的產(chǎn)品選擇使用SoC的技術(shù)實(shí)現。然而,每一次流片不一定都能達到預期的效果。根據Synopsys公司統計,有超過(guò)60%的公司需要重新流片。在這個(gè)過(guò)程中浪費了大量的金錢(qián),一次修正平均的花費就超過(guò)100萬(wàn)美元。如果一旦錯過(guò)了商品推出的最佳時(shí)機,那么錯過(guò)市場(chǎng)機會(huì )的代價(jià)則以數千萬(wàn)美元計,甚至更高。據統計,在需要respin的芯片中有43%是在前端的設計和實(shí)現的時(shí)候產(chǎn)生的邏輯功能錯誤。如何避免或減小如此高的風(fēng)險是每一個(gè)設計單位思考的問(wèn)題。
- 關(guān)鍵字： Synplicity Synplify
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