在DDR3 SDRAM存儲器接口中使用調平技術(shù)

　　可以在運行時(shí)從FPGA架構訪(fǎng)問(wèn)延時(shí)單元，作為啟動(dòng)校準過(guò)程的一部分，實(shí)現自動(dòng)DDR3去斜移算法。圖6所示為怎樣對DQ數據 去斜移，中心對齊DQS，提高采集余量。還可以利用輸出延時(shí)在輸出通道中插入少量的斜移，有意減少同時(shí)開(kāi)關(guān)的I/O數量。

圖6. DQS組中的DQ去斜移概念，以90度相移DQS為中心

　　可靠采集

　　DQS信號起到輸入選通的作用，必須移至合適的位置以采集讀操作。相移電路(圖7中所示)可以把到達DQS信號移相0°、22.5°、30°、36°、45°、60°、67.5°、72°、90°、108°、120°、135°、144°和180°，具體數值取決于DLL頻率模式。移位后的DQS信號被用作I/O單元輸入寄存器時(shí)鐘。

圖7. DQ采集電路

　　圖7所示的延時(shí)鎖定環(huán)(DLL)將PVT相移保持在固定位置。圖8所示為DLL和相移電路之間的關(guān)系。

圖8. DLL和DQS相移電路

　　DLL使用頻率參考來(lái)動(dòng)態(tài)產(chǎn)生每一DQS引腳的延時(shí)鏈控制信號，使其能夠補償PVT變化。Stratix III器件中有4個(gè)DLL，每個(gè)都位于器件的角上。每個(gè)DLL延伸到器件的兩側，使器件在所有側面都實(shí)現了對多個(gè)DDR3 SDRAM存儲器的接口支持。

　　高速數據速率域交叉和設計簡(jiǎn)化

　　DDR采集寄存器和HDR寄存器使數據能夠從雙倍數據速率域(在時(shí)鐘兩個(gè)邊沿的數據)安全下傳至SDR域(同一時(shí)鐘頻率一個(gè)上升沿的數據，但數據寬度加倍)，以及HDR域(時(shí)鐘上升沿的數據，但是頻率只有SDR的一半，數據寬度加倍)，更容易達到內部設計時(shí)序。圖9所示為DQ數據是怎樣通過(guò)各種數據速率域的。

圖9. Stratix III輸入通道寄存器

　　提高管芯、封裝和數字信號的完整性

　　FPGA管芯和封裝的設計應具有可靠的信號完整性，實(shí)現高性能存儲器接口(即，有8:1:1用戶(hù)I/O至地和電源比，以及較好的信號返回通道，如圖10所示)。此外，設計還應具有OCT、可變擺率和可編程驅動(dòng)能力，以便正確地控制信號質(zhì)量。

圖10. 每一電源和地的8個(gè)用戶(hù)I/O

　　結論

　　高性能FPGA具有較寬的存儲器帶寬，增大了時(shí)序余量，能夠靈活地進(jìn)行系統設計，進(jìn)一步完善了高性能DDR3 SDRAM DIMM。FPGA和DDR3 SDRAM相結合滿(mǎn)足了當今通信、網(wǎng)絡(luò )和數字信號處理系統的大吞吐量需求。