在DDR3 SDRAM存儲器接口中使用調平技術(shù)

　　引言

　　DDR3 SDRAM存儲器體系結構提高了帶寬，總線(xiàn)速率達到了600 Mbps至1.6 Gbps (300至800 MHz)，它采用1.5V工作，降低了功耗，90-nm工藝密度提高到2 Gbits。這一體系結構的確速率更快，容量更大，單位比特的功耗更低，但是怎樣才能實(shí)現DDR3 SDRAM DIMM和FPGA的接口呢?調平技術(shù)是關(guān)鍵。如果FPGA I/O結構中沒(méi)有直接內置調平功能，和DDR3 SDRAM DIMM的接口會(huì )非常復雜，成本也高，需要采用大量的外部元件。那么，什么是調平技術(shù)，這一技術(shù)為什么非常重要?

　　為提高信號完整性，實(shí)現更好的性能，JEDEC針對時(shí)鐘和命令/數據總線(xiàn)定義了飛越(fly-by)匹配。飛越拓撲降低了同時(shí)開(kāi)關(guān)噪聲(SSN)，但是當時(shí)鐘和地址/命令通過(guò)DIMM時(shí)，每一DRAM上會(huì )出現時(shí)鐘和數據/選通飛行時(shí)間(flight-time)斜移，如圖1所示。

圖1. DDR3 SDRAM DIMM：飛行時(shí)間斜移降低了SSN，
必須通過(guò)控制器調整數據，調整范圍為2個(gè)時(shí)鐘周期。

　　飛行時(shí)間斜移會(huì )高達0.8 tCK，增大到足以無(wú)法確定數據會(huì )對應兩個(gè)時(shí)鐘周期中的哪一個(gè)。因此，JEDEC針對DDR3存儲器定義了“調平”功能，讓控制器調整每個(gè)字節通道的時(shí)序，補償這種斜移。

　　 最新的FPGA具有很多特性以實(shí)現多種應用中雙倍數據速率SDRAM存儲器的接口，例如桌面計算機、服務(wù)器、存儲器、LCD顯示器、網(wǎng)絡(luò )和通信設備等。然而，如果要使用最新的DRAM技術(shù)——DDR3 SDRAM，則需要可靠的調平方案。

　　 FPGA I/O結構

　　FPGA，例如最近發(fā)布的Altera®Stratix®III器件系列，具有高速I(mǎi)/O，能夠靈活地支持現有以及新興的外部存儲器標準。

　　 讀調平

　　在讀操作期間，存儲器控制器側必須補償由飛越存儲器拓撲引入的延時(shí)，這種延時(shí)對讀周期會(huì )有影響。在數據通路上，調平不僅僅是處理I/O延時(shí)。還需要1T和下降沿寄存器來(lái)調平或者對齊所有的數據。每一DQS需要單獨的重新同步時(shí)鐘位置相移(PVT補償)。圖2所示為同一讀命令從DIMM返回的兩個(gè)DQS組。

圖2. Stratix III I/O單元中的1T、下降沿和調平寄存器

　　開(kāi)始時(shí)，每一DQS相移90度，采集組中相關(guān)的DQ數據。然后，采用自由運行的重新同步時(shí)鐘(與DQS相同的頻率和相位)，將數據從采集域移到調平電路中——圖2中以粉色和桔色鏈路表示。在這一階段，每一DQS組都有獨立的重新同步時(shí)鐘。

　　下一步，DQ數據被傳送至1T寄存器。在圖2所示的例子中，上層通道需要1T寄存器來(lái)延時(shí)某一DQS組中的DQ數據位。請注意，在這個(gè)例子中，下層通道并不需要1T寄存器。這一過(guò)程開(kāi)始對齊上層通道和下層通道。在免費的PHY IP內核校準方案中，會(huì )自動(dòng)確定某些通道是否需要1T寄存器。

　　然后將兩個(gè)DQS組傳送至下降沿寄存器。如果需要，自動(dòng)校準過(guò)程啟動(dòng)時(shí)接入或者斷開(kāi)可選寄存器。最后一步是將上層和下層通道對齊同一重新同步時(shí)鐘，建立源同步接口，將完全對齊，即調平后的單倍數據速率(SDR)數據傳送給FPGA架構。

　　寫(xiě)調平

　　和讀調平相似，但過(guò)程相反，在單獨的時(shí)間啟動(dòng)DQS組，對齊到達DIMM器件的時(shí)鐘，必須達到tDQSS參數的+/- 0.25 tCK。

　　其他FPGA I/O創(chuàng )新

　　高端FPGA有很多創(chuàng )新的I/O特性，實(shí)現多種存儲器簡(jiǎn)單可靠的接口，例如動(dòng)態(tài)片內匹配(OCT)、可變I/O延時(shí)以及半數據速率(HDR)等，如圖3所示。本文在下面列出這些特性(從左到右)，對每一特性進(jìn)行詳細介紹。

圖3. 適用于DDR3 SDRAM存儲器接口的I/O特性

　　動(dòng)態(tài)OCT

　　并行和串行OCT為讀寫(xiě)總線(xiàn)提供合適的線(xiàn)路終端和阻抗匹配。這樣，FPGA不需要外部電阻，節省了外部元件成本，減小了電路板面積，降低了走線(xiàn)復雜度。由于并行匹配有效地減少了寫(xiě)操作電流，因此，大大降低了功耗。圖4所示為讀寫(xiě)操作的終端匹配。

圖4. 動(dòng)態(tài)OCT – 讀寫(xiě)操作

　　可變延時(shí)，實(shí)現DQ去斜移

　　在走線(xiàn)長(cháng)度失配和電去斜移上采用可變輸入和輸出延時(shí)(圖5所示)。精細的輸入和輸出延時(shí)分辨率(即，50微微秒(ps)步長(cháng))可實(shí)現更精確的內部DQS去斜移(和調平功能分開(kāi))，這一斜移是由電路板長(cháng)度失配或者FPGA和存儲器I/O緩沖變化引起的，如表1所示。最終，這提高了每一DQS組的采集余量。

圖5. I/O單元中的靜態(tài)和動(dòng)態(tài)延時(shí)

表1. FPGA I/O延時(shí)