用PLD實(shí)現相位精確測量的研究

摘    要：本文介紹了一個(gè)采用PLD，利用MAX+PLUSⅡ和 EWB等開(kāi)發(fā)工具，完成了功率因數精確測量的設計。其核心芯片是Altera公司ACEX 1K系列的EP1K10TC144-3。
關(guān)鍵詞：可編程邏輯器件；MAX+PLUSⅡ；功率因數

引言
在電力系統中，由于負載均為感性，網(wǎng)上電流和電壓之間存在相位差，影響供電效率。因此，減少無(wú)功功率，提高功率因數，事在必行。目前一般是采用并聯(lián)電力電容的方法來(lái)提高功率因數，但如果并聯(lián)太多電容器，電流就會(huì )超前電壓，所以，準確地測量相位時(shí)間差對提高功率因數是致關(guān)重要的，本設計就是基于上述原因提出的?？紤]到PLD集成度高、修改邏輯設計方便等優(yōu)點(diǎn)，本設計采用PLD來(lái)實(shí)現。

PLD相位精確測量的
設計方案
在電網(wǎng)上，電流和電壓均為50Hz的正弦波，經(jīng)放大整形后，以電流為時(shí)間基準，其波形如圖1所示。
在波形中，正脈沖寬度就是所要測量的I和V相位時(shí)間差ΔT。由于電網(wǎng)頻率較低，采用單周期內測量相位時(shí)間差的方式，在檢測中要考慮電壓滯后和超前兩種情況。PLD相位檢測器原理框圖如圖2所示。
把波形中的正脈沖作為門(mén)控信號，控制閘門(mén)的啟閉，將標準(晶振)時(shí)間信號作為計數脈沖，實(shí)現I和V相位時(shí)間差ΔT的測量。從分頻器輸出的標準信號周期可設置為10-6s，在閘門(mén)開(kāi)通時(shí)間，通過(guò)計數器對被測量波形的正脈沖寬計數?？刂齐娐吠ㄟ^(guò)自動(dòng)和手動(dòng)方式控制計數器和鎖存器，最后通過(guò)譯碼顯示電路顯示電流與電壓相位差的時(shí)間。

圖1  I、V、波形圖

圖2  PLD功率因數檢測器原理框圖

圖3  彈跳消除電路

圖4  控制電路

PLD的相位檢測器設計過(guò)程
信號的輸入及整形
由于電壓、電流信號都是50Hz的正弦波信號，為此，本設計把輸入信號先經(jīng)過(guò)7414變成方波后再異或，在設計中，經(jīng)過(guò)移相后，作為兩路輸入信號(I和V)。
若信號源不穩定，則有時(shí)會(huì )存在峰刺的干擾，使得相位差不穩定，顯示數據不正確。因此，必須在信號輸入前加入消除峰刺干擾的電路。只要適當選取時(shí)鐘信號，就能消除峰刺。
彈跳消除電路的設計
一般按鍵的彈跳現象指在按鍵信號穩定前后會(huì )出現一些不該存在的噪聲，如果將這樣的信號直接輸入計數器電路，將可能導致誤計數。
為了消除彈跳的信號現象，在設計中采取了如圖3所示的電路。做法是先將按鍵的信號引至KEY腳，其中CP是電路的時(shí)鐘脈沖信號(應視為取樣信號，約為8ms左右)。KEY信號經(jīng)過(guò)兩級的D觸發(fā)器延遲后，再用RS觸發(fā)器作處理。
計數和顯示電路設計
此電路用了4塊74160十進(jìn)制同步、可預置位的計數器，它具有內部先行進(jìn)位的功能，可用于高速計數系統。其8位寄存器具有專(zhuān)為驅動(dòng)大電容，或相對低阻抗而設計的圖騰柱三態(tài)輸出。
控制電路
由于電壓和電流均為50Hz的正弦波信號，它們的異或信號頻率為100Hz，如果每個(gè)周期都測量并顯示的話(huà)，觀(guān)察者將看不清楚所顯示的數據。所以必須把輸入信號分頻，測出分頻后的信號相位差，再由數學(xué)關(guān)系算出原信號的相位差；或者在測量并顯示另一個(gè)周期內兩信號的相位差后，延遲幾秒鐘，然后再測量并顯示另一個(gè)周期內兩信號的相位差。下面三種方案均能實(shí)現。
分頻
原輸入信號經(jīng)整形(變成方波)后，再經(jīng)過(guò)“彈跳消除電路”，變?yōu)轭l率為50Hz的方波信號, 為了觀(guān)察者能看清楚所顯示的數據，必須分頻為0.1~1Hz的方波信號。為此，本設計把兩路信號都經(jīng)過(guò)兩片74393分頻，調整分頻倍數，使其頻率符合要求；考慮到此時(shí)時(shí)鐘頻率過(guò)大，四位十進(jìn)制數不能完全顯示(大概需要五位)，所以時(shí)鐘信號也必須經(jīng)過(guò)分頻，把分頻后的信號作為新的全局時(shí)鐘信號。
提取一個(gè)或幾個(gè)周期
由于相位差信號為連續的100Hz的周期信號，這樣，可以采用定時(shí)抽樣的方法，每隔幾秒鐘的時(shí)間就測量并顯示一個(gè)周期內的相位差或幾個(gè)周期內相位差的總和。
提取一個(gè)周期
利用三片74161作為延時(shí)電路，并利用74161的進(jìn)位時(shí)間就是一個(gè)相位差信號周期的特點(diǎn)提取一個(gè)周期的相位差信號?？刂齐娐啡鐖D4所示。K1為手動(dòng)控制按鍵，K2為自動(dòng)控制按鍵，1腳為相位差信號，Clk為分頻后的全局時(shí)鐘信號(計數脈沖)，2腳接計數器74160的時(shí)鐘輸入端，3腳接計數器的清零控制端，4腳接寄存器的輸入允許端。把1腳的相位差信號作為74161的時(shí)鐘信號。為了起到延遲的作用，本設計把“011111111111”和“100000000000”之間的一個(gè)相位差信號的周期提出來(lái)，這樣就得到一個(gè)周期為4096個(gè)相位差信號周期，正脈寬為1個(gè)相位差信號周期的脈沖信號(稱(chēng)為脈沖1)，再把這個(gè)信號和相位差信號相與，新的脈沖信號的周期仍然是4096個(gè)相位差信號周期，但正脈寬等于1個(gè)相位差信號的正脈寬(稱(chēng)為脈沖2)。把這個(gè)信號作為閘門(mén)信號去控制計數閘門(mén)，即與計數脈沖一起通過(guò)一個(gè)與門(mén)，這樣就實(shí)現了每4096個(gè)相位差信號周期時(shí)間(大約8秒鐘時(shí)間)測量并顯示一個(gè)相位差信號。把這個(gè)脈沖分頻后接上一個(gè)D觸發(fā)器，就得到一個(gè)周期不變、占空比為50%的方波信號，利用這個(gè)信號去控制計數器74160的清零端，這樣就實(shí)現了每周期計數一次、清零一次的功能(數據不會(huì )累加到下一個(gè)周期)。利用脈沖1去控制寄存器74373的輸入允許端，只有當計數器處于計數狀態(tài)時(shí)才允許輸入，把得到的數據保存并顯示；當計數器處于清零狀態(tài)時(shí)不允許輸入，寄存器保存原來(lái)的數據并顯示。
按鍵K1，K2都能產(chǎn)生一個(gè)單脈沖，經(jīng)過(guò)D觸發(fā)器以后就會(huì )成為一個(gè)長(cháng)時(shí)間的高電平，K2后面的信號控制著(zhù)計數閘門(mén)的后一級，即只有當K2按下一次后，計數電路才能開(kāi)始工作，這樣就實(shí)現了自動(dòng)計數。K1后的D觸發(fā)器清零端被脈沖1控制著(zhù)，K1每按下一次，只能產(chǎn)生一個(gè)時(shí)間為1個(gè)脈沖周期的高電平，即每按下一次只能計數一次，這樣就實(shí)現了手動(dòng)控制。

誤差分析
設計中的誤差主要來(lái)自于兩個(gè)方面：
(1)信號經(jīng)過(guò)一個(gè)電路器件會(huì )有10ns的延時(shí)。本設計中，相位差信號經(jīng)過(guò)控制電路后產(chǎn)生了大約100ns的延時(shí)，延時(shí)后的信號再與原來(lái)的相位差信號相與就會(huì )使相位差減少100ns。不過(guò)這個(gè)誤差比較小，可以忽略。
(2)信號源不穩定及晶振質(zhì)量的好壞是本設計中最主要的誤差。解決的辦法是采用緊密穩壓電源及質(zhì)量較好的晶振?！?/p>

參考文獻
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