測試小型存儲器陣列的新方法

2004年電子設計應用第10期

隨著(zhù)半導體工藝不斷地進(jìn)步，那些原本存在芯片中的大型存儲器會(huì )轉變成數十或數百個(gè)小型的存儲器陣列，并且散布在芯片中各個(gè)角落。這些陣列有的是寄存器堆，FIFO，或者是在存儲器管理系統中一些對性能要求較高的存儲器。針對這種類(lèi)型的小型陣列，如果想要偵測出與速度相關(guān)的瑕疵以及固定邏輯(stuck-at)故障，其實(shí)并不是一件容易的事。
傳統上，測試數字集成電路可以采用功能性向量，或是由自動(dòng)測試向量生成(ATPG)工具所產(chǎn)生的向量。此類(lèi)軟件工具主要為隨機邏輯生成基于掃描的測試向量，對于待測組件(DUT)的存儲器部分，卻無(wú)法提供測試方案。得依賴(lài)存儲器內建自測試(BIST)的方法來(lái)測試寄存器。
尤其是那些采用先進(jìn)工藝的存儲器陣列，存在著(zhù)許多難以預測的潛在瑕疵。傳統的存儲器BIST方案會(huì )利用March或其它算法重復簡(jiǎn)單的測試序列來(lái)偵測大部分的寄存器故障。在一種存儲器BIST方法中，DUT中的狀態(tài)機自身能產(chǎn)生和分析那些測試存儲器中的每一個(gè)地址所需用到的測試向量，免去了外部ATE機的測試工作。另一種方法，則是讓片上處理器來(lái)測試存儲器，其缺點(diǎn)在于通常得等到DUT設計接近完成的時(shí)候，才能判斷出這種方法的有效性。
由于會(huì )影響芯片的面積與性能，小型存儲器陣列通常并不適合增加存儲器BIST邏輯。那些地址空間很少但端口很多的存儲器尤其不適合BIST。因為相對于陣列大小，存儲器端口數量對BIST控制電路規模的影響更大，所以，可能導致實(shí)現BIST控制電路所需的門(mén)數甚至會(huì )和存儲器本身一樣大。同時(shí)，BIST還要求所有存儲器的輸入引腳都有一個(gè)多路選擇器來(lái)選擇BIST信號與系統信號。對多端口存儲器而言，多路選擇電路會(huì )引起布線(xiàn)擁擠，并且導致性能的嚴重下降。

圖1   宏測試采用向量轉換的技術(shù)，
在掃描單元與內部宏單元，如嵌入式存儲器
陣列之間傳遞測試向量。

嵌入式存儲器測試方案
考慮到BIST對小型存儲器陣列造成的負面影響，一個(gè)簡(jiǎn)單的選擇便是不去測試 — 但用戶(hù)極有可能會(huì )收到瑕疵品?；蛘?，在辦公室里花更多的時(shí)間，為每一個(gè)存儲器陣列，手工生成完成測試算法所需的向量。好在還有一種更有效的選擇 ─ 那就是利用ATPG工具和待測組件的掃描儀單元，在每一個(gè)嵌入式存儲器的輸入端生成測試向量，并從輸出端得到響應。這項新技術(shù)，有時(shí)候被稱(chēng)為“向量轉換”，或者是“宏測試”(macro testing)(見(jiàn)圖1)。如此一來(lái)，工程師便可以運用一組宏向量序列，來(lái)測試獨立的嵌入式模塊(也可以稱(chēng)之為宏)。一些EDA 公司可以提供有此功能的軟件工具。這些工具可以把那些為獨立的嵌入式存儲器(宏模塊) 所設計的宏向量自動(dòng)轉化成芯片級掃描向量，并把結果傳送到掃描單元，供作驗證之用。
宏測試完成嵌入式模塊所需的測試不需要附加測試邏輯電路。其次，最終的嵌入式存儲器掃描向量還可以像標準的阻塞掃描向量一樣，具有簡(jiǎn)單的測試協(xié)議，因此能夠減少在產(chǎn)品測試機臺上向量的調試時(shí)間。有些公司應用宏測試技術(shù)平行測試100多個(gè)存儲器。如此一來(lái)，宏測試掃描向量也不過(guò)是與最長(cháng)的向量長(cháng)度相同。這項技術(shù)可用于測試任何嵌入式模塊，即便是所謂的“黑盒子”(black box)。只要在模塊的I/O端定義向量，那么這些向量便可以傳遞通過(guò)外圍的邏輯電路。

圖2  流水線(xiàn)處理能夠讓連續的讀/寫(xiě)操作在連續的
時(shí)鐘周期內完成，提供全速存儲器BIST功能。

嵌入式存儲器中的時(shí)序故障
如同一般的隨機邏輯，嵌入式存儲器也需要測試靜態(tài)故障和“實(shí)速”(at-speed)故障。由于存儲器BIST通常在系統時(shí)鐘下運行，因此也被稱(chēng)之為實(shí)速存儲器BIST。然而，即使BIST控制邏輯利用系統時(shí)鐘來(lái)設定測試序列，卻需要數個(gè)時(shí)序周期去完成單獨的讀/寫(xiě)操作。因此，實(shí)速存儲器BIST電路雖然采用系統時(shí)鐘頻率，其實(shí)并無(wú)法如同芯片在正常模式運作下那樣，執行讀寫(xiě)周期。運用流水線(xiàn)(pipelining)讀寫(xiě)操作，則可產(chǎn)生較為有效的測試，稱(chēng)之為“全速”(full-speed) 存儲器BIST(見(jiàn)圖2)。簡(jiǎn)言之，便是在連續的時(shí)鐘周期里，執行連續(back-to-back)的讀寫(xiě)操作，如同在正常系統操作模式下的存儲器一般。
對于大型存儲器而言，測試那些與速度相關(guān)的故障時(shí)，全速存儲器BIST其實(shí)是個(gè)不錯的選擇。但是對于小型或時(shí)序要求很高的存儲器而言，同樣的測試方法可能會(huì )有問(wèn)題。宏測試工具要把每組功能性向量轉換成掃描向量，所以每組向量的測試速度則必然變慢。不僅如此，有些嵌入式存儲器完全同步，并使用與掃描鏈相同的時(shí)鐘信號。當時(shí)鐘信號觸發(fā)其模塊時(shí)，掃描單元上先前的設定值便會(huì )被新值所取代。如此一來(lái)，便無(wú)法傳遞模塊輸出端的期待值。因此，傳統的宏測試方式無(wú)法適用于不具有門(mén)控時(shí)鐘的同步存儲器。
不過(guò)，同步宏測試可以解決這個(gè)問(wèn)題。簡(jiǎn)言之，便是執行連續的全速測試，而不需要重復載入掃描鏈。同步宏測試會(huì )決定掃描單元上用來(lái)產(chǎn)生第一個(gè)宏向量的值，并載入掃描鏈。同時(shí)，也會(huì )決定用來(lái)產(chǎn)生第二個(gè)宏向量的值，并且在掃描單元的輸入端以管道方式傳輸。當掃描鏈被載入時(shí)，不同的時(shí)鐘信號即可以實(shí)速觸發(fā)。如此一來(lái)，好幾組的全速向量便被傳送到模塊。全速測試可以不受干擾地應用于設計中的幾乎任一模塊。不僅如此，全速測試只用到功能邏輯電路，而非測試邏輯電路，因此，可以執行更接近實(shí)際狀況的全速測試。

結語(yǔ)
在實(shí)際測試中總是得面臨測試工具的成本，測試開(kāi)發(fā)時(shí)間，測試機臺的時(shí)間，測試向量的調試時(shí)間，以及測試覆蓋率之間的考量與抉擇。宏測試是可以有效地對那些與日俱增的小型嵌入式模塊進(jìn)行靜態(tài)與實(shí)速故障測試的工具。它甚至可以應用到較大的存儲器，透過(guò)芯片的功能邏輯，自動(dòng)執行全速測試?！?/p>

參考文獻
1  van der Goor, A.J. Testing Semiconductor Memories: Theory and Practice. John Wiley & Sons. 1991
2 Rajsuman, R. "Testing a System-On-a-Chip with Embedded Microprocessor. "Proceedings of the 1999 International Test Conference.  pp. 449?08