串行和并行接口SRAM對比

　　外置SRAM通常配有一個(gè)并行接口?？紤]到大多數基于SRAM的應用的存儲器要求，選擇并行接口并不令人驚訝。對于已經(jīng)(和仍在)使用SRAM的高性能(主要是緩存)應用而言，與串行接口相比，并行接口擁有明顯優(yōu)勢。但這種情況似乎即將改變。

　　盡管能夠提供高于串行接口的性能，但并行接口也有劣勢。其中最明顯的是，無(wú)論是從電路板空間還是從引腳數要求的角度而言，并行接口的尺寸都遠遠大于串行接口。例如，一個(gè)簡(jiǎn)單的4Mb SRAM最多可能需要43個(gè)引腳才能與一個(gè)控制器相連。在使用一個(gè)4Mb SRAM時(shí)，我們的要求可能如下：

　　A. 最多存儲256K的16位字

　　B. 最多存儲512K的8位字

　　對于“A”，我們需要使用18個(gè)引腳來(lái)選擇一個(gè)地址(因為存在2^18種可能)，并另需使用16個(gè)引腳來(lái)進(jìn)行實(shí)際上的數據輸入/輸出。除了這34個(gè)引腳之外，使能我們還需要更多連接來(lái)實(shí)現使能芯片、使能使能輸出、使能使能寫(xiě)入等功能。對于“B”，我們需要的引腳相對較少：19個(gè)引腳用于選擇地址，8個(gè)用于輸入/輸入。但開(kāi)銷(xiāo)(使能芯片、使能寫(xiě)入等)保持不變。對于一個(gè)容納這些引腳的封裝而言，僅從面積的角度而言，其尺寸已經(jīng)很大。

　　一旦地址被選擇后，一個(gè)字(或其倍數)將被快速讀取或寫(xiě)入。對于需要較高存取速度的應用而言，這些SRAM是理想選擇。在使用SRAM的大多數常見(jiàn)系統中，這種優(yōu)勢使得“太多引腳”的劣勢變得可以忽略不計，這些系統的控制器需要執行極其復雜的功能，因此需要一個(gè)很大的緩存。過(guò)去，這些控制器通常較大，配有足夠的接口引腳?？刂破鬏^小、引腳較少的應用不得不湊合使用嵌入式RAM。

　　在一個(gè)配備串行接口的存儲器芯片中，位元是被串行存取的(一次存取1位到4位)。與并行接口相比，這使得串行接口更加簡(jiǎn)單和小巧，但通常吞吐量也更小。這個(gè)劣勢讓大多數使用SRAM的系統棄用了串行接口。盡管如此，新一代應用的存儲器要求有可能很快打破引腳數和速度之間的平衡。

　　行業(yè)發(fā)展趨勢

　　處理器日趨強大，尺寸越來(lái)越小。更加強大的處理器需要緩存進(jìn)行相應的改進(jìn)。但與此同時(shí)，每一個(gè)新的工藝節點(diǎn)讓增加嵌入式緩存變得越來(lái)越困難。SRAM擁有一個(gè)6晶體管架構(邏輯區通常包含4個(gè)晶體管/單元)。這意味著(zhù)，隨著(zhù)工藝節點(diǎn)不斷縮小，每平方厘米上的晶體管的數量將會(huì )非常多。這種極高的晶體管密度會(huì )造成很多問(wèn)題，其中包括：

　　圖：SER：軟錯誤率;Process node：工藝節點(diǎn) soft：軟錯誤

　　更易出現軟錯誤：工藝節點(diǎn)從130nm縮小到22nm后，軟錯誤率預計將增加7倍。

　　更低的成品率：由于位單元隨著(zhù)晶體管密度的增加而縮小，SRAM區域更容易因工藝變化出現缺陷。這些缺陷將降低處理器芯片的總成品率。

　　更高的功耗：如果SRAM的位單元必需與邏輯位單元的大小相同，那么SRAM的晶體管就必須小于邏輯晶體管。較小的晶體管會(huì )導致泄露電流升高，從而增加待機功耗。

　　另一個(gè)技術(shù)發(fā)展趨勢是可穿戴電子產(chǎn)品的出現。對于智能手表、健身手環(huán)等可穿戴設備而言，尺寸和功耗是關(guān)鍵因素。由于電路板的空間有限，MCU必須做得很小，而且必須能夠使用便攜式電池提供的微小電量運行。

　　片上緩存難以滿(mǎn)足上述要求。未來(lái)的可穿戴設備將會(huì )擁有更多功能。因此，片上緩存將無(wú)法滿(mǎn)足要求，對外置緩存的需求將會(huì )升高。在所有存儲器選項中，SRAM最適合被用作外置緩存，因為它們的待機電流小于DRAM，存取速度高于DRAM和閃存。

　　串行接口的崛起

　　當我們觀(guān)察電子產(chǎn)品近些年的演進(jìn)歷程時(shí)，我們會(huì )注意到一個(gè)重要趨勢：每一代設備的尺寸越來(lái)越小，而性能卻保持不變甚至升高。這種縮小現象可以歸因于以下事實(shí)：電路板上的每個(gè)組件都在變小，從而造成了這樣的總體效果。早在1965年，高登·摩爾就在他著(zhù)名的摩爾定律中預測了電路的縮小趨勢。但是，這個(gè)縮小趨勢并未發(fā)生在所有類(lèi)型的電路中。例如，邏輯電路比SRAM電路縮小了很多倍。這造成了一個(gè)棘手的問(wèn)題：即嵌入式SRAM開(kāi)始占據90%的控制器空間。嵌入式SRAM的有限縮小還阻止了控制器以相應于邏輯區域的程度縮小。因此，成本(與晶粒面積成正比)的降幅并未達到應有的程度。由于處理器/控制器的核心功能由邏輯區執行，將嵌入式SRAM移出芯片并以外置SRAM取而代之開(kāi)始具有意義。

　　此外，可穿戴和物聯(lián)網(wǎng)設備的迅猛發(fā)展也是這一趨勢的推動(dòng)因素。與其它任何設計要求相比，這些設備最注重小巧的設計。因此，最小的MCU適合此類(lèi)電路板，鑒于上述原因，這個(gè)“最小的MCU”極有可能不搭載一個(gè)嵌入式緩存。同樣，它也可能沒(méi)有太多的引腳。

　　所有這些發(fā)展趨勢都指向一個(gè)要求：一個(gè)小巧、能夠只扮演緩存的角色、并能使用最小數量的引腳相連的外置SRAM。串行SRAM就是專(zhuān)為滿(mǎn)足這個(gè)要求而量身定做的。存儲器在高速性能并非最重要因素的其它存儲器(DRAM、閃存等)中，串行接口已經(jīng)取代了并行接口。由于存在需要SRAM的應用，串行SRAM在SRAM市場(chǎng)中一直處于小眾地位。在空間非常有限的特定應用中，它們一直是低功耗、小尺寸替代方案。目前，在峰值時(shí)鐘速率為20MHz(10MB/s帶寬)條件下，串行SRAM最大容量為1Mbit。相比之下，并行SRAM的帶寬高達250MB/s，并支持最大64Mbit的容量。下表對比了一個(gè)通用型256Kbit并行SRAM和一個(gè)256Kbit串行SRAM。

　　由于所需驅動(dòng)的引腳數較少，而且速度更低，串行接口存儲器通常比并行接口存儲器消耗更少的電能，而且其最大的好處在于較小的尺寸-無(wú)論是從設備尺寸還是從引腳數的角度而言。最小的并行 SRAM封裝是24球BGA，而串行SRAM提供8引腳SOIC封裝。但必需注意的是，WL-CSP是最小封裝，很多并行和串行存儲器廠(chǎng)商支持CSP封裝。市場(chǎng)上的并行SRAM勝過(guò)串行SRAM的地方是性能-尤其是在存取時(shí)間上。憑借寬得多的總線(xiàn)，并行SRAM能夠最大支持200MBps的吞吐量，而大多數得到廣泛使用的串行SRAM最多只支持40MBps。

　　如上表所示，存儲器存儲器串行接口存儲器在性能方面落后并行接口存儲器。由于數據流是順序的，它們不能提供相同的吞吐量。因此，串行存儲器存儲器最適合那些注重尺寸和功耗勝過(guò)存取時(shí)間的便攜式設備，如手持設備和可穿戴設備。

　　未來(lái)將會(huì )怎樣

　　在物聯(lián)網(wǎng)和可穿戴設備興盛之前，串行 SRAM的利潤還不足以吸引主流SRAM廠(chǎng)商的注意力。實(shí)際上，主要的串行SRAM廠(chǎng)商就是Microchip和On-semi。對于這兩家公司而言，SRAM并非它們的核心業(yè)務(wù)，在營(yíng)收中的占比也很小。另一方面，靜態(tài)RAM領(lǐng)域的市場(chǎng)領(lǐng)袖(如賽普拉斯、ISSI和Renesas)一直以來(lái)只專(zhuān)注于并行SRAM。

　　這種情況可能會(huì )發(fā)生改變。隨著(zhù)串行SRAM的商機不斷增多，我們很快就會(huì )看到傳統的SRAM廠(chǎng)商將進(jìn)軍串行SRAM領(lǐng)域。未來(lái)幾年，串行SRAM的產(chǎn)品路線(xiàn)圖注定會(huì )出現(因為這些公司擁有積極推動(dòng)SRAM技術(shù)不斷進(jìn)步的悠久歷史)。容量和帶寬將是兩大推動(dòng)力。靜態(tài)RAM領(lǐng)域的市場(chǎng)領(lǐng)袖賽普拉斯已經(jīng)將串行SRAM納入到其異步SRAM產(chǎn)品路線(xiàn)圖中。事實(shí)上，賽普拉斯和Spansion的合并意味著(zhù)，賽普拉斯已經(jīng)掌握了最新的Hyperbus技術(shù)(由Spansion首創(chuàng ))，該技術(shù)能夠通過(guò)一個(gè)串行接口提供高達400MBps的吞吐量，因此，在這方面完勝DRAM。隨著(zhù)主流SRAM廠(chǎng)商進(jìn)入該市場(chǎng)，開(kāi)發(fā)人員不久將會(huì )獲得最先進(jìn)的串行SRAM。

　　大吞吐量、小巧的串行接口SRAM給我們帶來(lái)了無(wú)限的可能性。它最終有可能成為眾多電路板上當代嵌入式SRAM和并行SRAM的全財產(chǎn)繼承者。