工藝制程跑太快，芯片電源設計拖后腿？

　　隨著(zhù)技術(shù)不斷進(jìn)步，市場(chǎng)對設備秏電量的要求也越來(lái)越嚴格。小至移動(dòng)裝置、大到資料中心，低秏電的要求已經(jīng)對半導體生態(tài)系統產(chǎn)生龐大壓力。不僅既有的設計及架構需重新考量，應用的技術(shù)及驗證方法需改變，甚至對結果的預期也需重新調整。即使如此，電力的問(wèn)題還是如影隨形，無(wú)法輕易解決。

　　據媒體報導，在過(guò)去，常面對的電源問(wèn)題不外乎漏電流(currentleakage)、電遷移(electromigration)、靜電放電(electrostaticdischarge)、電阻電容延遲(RCdelay)或設計不良而縮短電池壽命等。而這些問(wèn)題均由大型且復雜的工程團隊負責處理。即使問(wèn)題無(wú)法緩解，最后仍可要求制造廠(chǎng)調整制程解決。

　　不過(guò)在55納米制程躍升為物聯(lián)網(wǎng)(IoT)設備主流后，及芯片設計要求運用多核心的趨勢下，待解決的電力范疇常高達數百項，設計工程師不得不提升電源技術(shù)復雜度因應。

　　同時(shí)，制造端也不似過(guò)往可輕易調整制程解決電源問(wèn)題。為此，晶圓廠(chǎng)已嘗試運用包括減少導線(xiàn)間閘極氧化層(GateOxide)，或在16及14納米制程增加動(dòng)態(tài)電力密度，甚至采用更大型、更昂貴的次世代制程因應越趨復雜的設計，以解決秏電問(wèn)題。

　　據國際半導體技術(shù)發(fā)展藍圖(ITRSRoadmap)估測，當制程從45納米降至10納米，芯片效能將提升1.3倍，而耗電將減少4.5倍，電晶體的數量也能增加1倍。不過(guò)，這樣的推估顯然過(guò)于樂(lè )觀(guān)。欲解決電力與效能問(wèn)題，各個(gè)方面均需做出調整。

　　電力與效能是一體二面。在過(guò)去，效能達標后電力設計即使不符要求，最后問(wèn)題總能解決。但自從智能型手機出現，情況開(kāi)始改觀(guān)。一般來(lái)說(shuō)，電力設計需考量四項重點(diǎn)，包括密度(熱平衡)、輸送(尖峰管理)、漏電(閑置耗電)及壽命(可靠性)等，而調整設計架構(Architecture)效果較為顯著(zhù)。

　　舉例來(lái)說(shuō)，在思考架構時(shí)就需將電源納入考量，并與后續設計做整合。同時(shí)，設計端也需對應架構的變化據以調整并降低秏電。此外，設計上也可采用近臨界(Near-Threshold)或次臨界(Sub-Threshold)技術(shù)協(xié)助。近臨界或次臨界技術(shù)是除了考量新封裝方式、采用新型態(tài)存儲器或客制芯片外，業(yè)界尋求解決秏電問(wèn)題的方法之一。不過(guò)，這些方法大多仍在研發(fā)階段，實(shí)際幫助有限。安謀(ARM)指出，在65~130納米制程中，僅需考慮大約10項關(guān)于制程、電壓和溫度(Process,VoltageandTemperature;PVT)的制程臨界參數(Corner)。但到了16或14納米，PVT參數增至50項以上，大幅提升設計難度。再加上高達上百項的電源管控項目，傳統驗證工具及方法均不足以因應。

　　明導國際(MentorGraphics)高層指出，面對復雜的電源問(wèn)題，需要新的工具協(xié)助工程師在設計系統單芯片(SoC)時(shí)即將電源納入考量。好消息是，這些工具正在逐步改進(jìn)，變得更有彈性。

　　電源問(wèn)題已經(jīng)快速成為芯片設計時(shí)最棘手的問(wèn)題之一。隨著(zhù)制程不斷精進(jìn)及更多元件的采用，電源問(wèn)題只會(huì )變得更多、更繁雜且更需秏時(shí)解決。若無(wú)法適當因應，不僅開(kāi)發(fā)時(shí)程將拉長(cháng)，驗證無(wú)法落實(shí)，甚至產(chǎn)品可靠性都將受質(zhì)疑，影響巨大。