高速電路設計中時(shí)序計算方法與應用實(shí)例

　　1滿(mǎn)足接收端芯片的建立，保持時(shí)間的必要性

　　在高速數字電路設計中，由于趨膚效應、臨近干擾、電流高速變化等因素，設計者不能單純地從數字電路的角度來(lái)審查自己的產(chǎn)品，而要把信號看作不穩定的模擬信號。采用頻譜分析儀對信號分析，可以發(fā)現，信號的高頻譜線(xiàn)主要來(lái)自于信號的變化沿而不是信號頻率。例如一個(gè)1MHz的信號，雖然時(shí)鐘周期為1微秒，但是如果其變化沿上升或下降時(shí)間為納秒級，則在頻譜儀上可以觀(guān)察到頻率高達數百兆赫茲的譜線(xiàn)。因此，電路設計者應該更加關(guān)注信號的邊沿，因為邊沿往往也就是信號頻譜最高、最容易受到干擾的地方。

　　在同步設計中，數據的讀取需要基于時(shí)鐘采樣，根據以上分析，為了得到穩定的數據，時(shí)鐘的采樣點(diǎn)應該遠離數據的變化沿。

　　圖1是利用時(shí)鐘CLK的上升沿采樣數據DATA的示例。DATA發(fā)生變化后，需要等待至少Setup時(shí)間(建立時(shí)間)才能被采樣，而采樣之后，至少Hold時(shí)間(保持時(shí)間)之內DATA不能發(fā)生變化。因此可以看出，器件的建立時(shí)間和保持時(shí)間的要求，正是為了保證時(shí)鐘的采樣點(diǎn)遠離數據的變化沿。如果在芯片的輸入端不能滿(mǎn)足這些要求，那么芯片內部的邏輯將處于非穩態(tài)，功能出現異常。

　　圖1 信號采樣示例

　　圖2 源同步系統拓撲圖

　　2時(shí)序分析中的關(guān)鍵參數

　　為了進(jìn)行時(shí)序分析，需要從datasheet(芯片手冊)中提取以下關(guān)鍵參數：

　　●Freq：時(shí)鐘頻率，該參數取決于對芯片工作速率的要求。

　　●Tcycle：時(shí)鐘周期，根據時(shí)鐘頻率Freq的倒數求得。Tcycle=1/Freq.

　　●Tco：時(shí)鐘到數據輸出的延時(shí)。上文提到，輸入數據需要采用時(shí)鐘采樣，而輸出數據同樣也需要參考時(shí)鐘，不過(guò)一般而言，相比時(shí)鐘，輸出的數據需要在芯片內延遲一段時(shí)間，這個(gè)時(shí)間就稱(chēng)為T(mén)co.該參數取決于芯片制造工藝。

　　●Tsetup(min)：最小輸入建立時(shí)間要求。

　　●Thold(min)：最小輸入保持時(shí)間要求。

　　除以上五個(gè)參數外，時(shí)序分析中還需要如下經(jīng)驗參數：

　　●Vsig：信號傳輸速度。信號在電路上傳輸，傳輸速度約為6英寸/納秒。

　　時(shí)序計算的目標是得到以下兩個(gè)參數之間的關(guān)系：

　　●Tflight-data：數據信號在電路板上的走線(xiàn)延時(shí)。

　　●Tflight-clk：時(shí)鐘信號在電路板上的走線(xiàn)延時(shí)。

　　以上參數是進(jìn)行時(shí)序分析的關(guān)鍵參數，對于普通的時(shí)序分析已經(jīng)足夠。