高速電路設計中時(shí)序計算方法與應用實(shí)例

　　3源同步系統的時(shí)序計算

　　源同步系統指數據和時(shí)鐘是由同一個(gè)器件驅動(dòng)發(fā)出的情況，下圖是常見(jiàn)的源同步系統拓撲結構：

　　該系統的特點(diǎn)是，時(shí)鐘和數據均由發(fā)送端器件發(fā)出，在接收端，利用接收到的時(shí)鐘信號CLK采樣輸入數據信號DATA.

　　源同步系統的時(shí)序計算公式為：

　　TCO(max) + (Tflight-data - Tflight-clk)MAX + Tsetup(min) Thold(min) (式2)

　　時(shí)序計算的最終目標是獲得Tflight-data - T flight-clk的允許區間，再基于該區間，通過(guò)Vsig參數，推算出時(shí)鐘信號和數據信號的走線(xiàn)長(cháng)度關(guān)系。

　　4 SPI4.2接口時(shí)序分析

　　SPI4.2(System Packet Interface Level4， Phase 2)接口是國際組織OIF制定的針對OC192(10Gbps)速率的接口。目前廣泛應用在高速芯片上，作為物理層芯片和鏈路層芯片之間的接口。SPI4.2的接口定義如下：

　　SPI4.2接口信號按照收、發(fā)方向分為兩組，如圖3中，以T開(kāi)頭的發(fā)送信號組和以R開(kāi)頭的接收信號組。每組又分為兩類(lèi)，以發(fā)送信號組為例，有數據類(lèi)和狀態(tài)類(lèi)，其中數據類(lèi)包含TDCLK、TDAT[15：0]，TCTL，狀態(tài)類(lèi)包含TSCLK，TSTAT[1：0].

　　圖3 SPI4.2接口信號

　　其中，狀態(tài)類(lèi)信號是單端LVTTL信號，接收端利用TSCLK的上升沿對TSTAT[1：0]采樣，方向為從物理層芯片發(fā)往鏈路層芯片;數據類(lèi)信號是差分LVDS信號，接收端利用TDCLK的上升沿與下降沿對TDAT[15：0]和TCTL采樣，即一個(gè)時(shí)鐘周期進(jìn)行兩次采樣，方向為從鏈路層芯片發(fā)往物理層芯片。

　　由于接收信號組與發(fā)送信號組的時(shí)序分析類(lèi)似，因此本文僅對發(fā)送信號組進(jìn)行時(shí)序分析。

　　在本設計中，采用Vitesee公司的VSC9128作為鏈路層芯片，VSC7323作為物理層芯片，以下參數分別從這兩個(gè)芯片的Datasheet中提取出來(lái)。

　　●狀態(tài)類(lèi)信號的時(shí)序分析

　　對狀態(tài)類(lèi)信號，信號的流向是從物理層芯片發(fā)送到鏈路層芯片。

　　第一步，確定信號工作頻率，對狀態(tài)類(lèi)信號，本設計設定其工作頻率和時(shí)鐘周期為：

　　Freq=78.125MHz;

　　Tcycle = 1/ Freq = 12.8ns;

　　第二步，從發(fā)送端，即物理層芯片手冊提取以下參數：

　　-1ns < Tco < 2.5ns;

　　第三步，從接收端，即鏈路層芯片手冊提取建立時(shí)間和保持時(shí)間的要求：

　　Tsetup(min) = 2ns;

　　Thold(min) = 0.5ns;

　　將以上數據代入式1和式2：

　　2.5ns + (Tflight-data - Tflight-clk)MAX + 2ns < 12.8ns

　　-1ns + (Tflight-data - Tflight-clk)MIN > 0.5ns 整理得到：

　　1.5ns < (Tflight-data - Tflight-clk) < 8.3ns

　　基于以上結論，同時(shí)考慮到Vsig = 6inch/ns，可以得到如下結論，當數據信號和時(shí)鐘信號走線(xiàn)長(cháng)度關(guān)系滿(mǎn)足以下關(guān)系時(shí)，狀態(tài)類(lèi)信號的時(shí)序要求將得到滿(mǎn)足：TSTAT信號走線(xiàn)長(cháng)度比TSCLK長(cháng)9英寸，但最多不能超過(guò)49.8英寸。