互連時(shí)序模型與布線(xiàn)長(cháng)度分析

　　高速數字電路互連時(shí)序模型與布線(xiàn)長(cháng)度分析

　　高速電路設計領(lǐng)域，關(guān)于布線(xiàn)有一種幾乎是公理的認識，即“等長(cháng)”走線(xiàn)，認為走線(xiàn)只要等長(cháng)就一定滿(mǎn)足時(shí)序需求，就不會(huì )存在時(shí)序問(wèn)題。本文對常用高速器件的互連時(shí)序建立模型，并給出一般性的時(shí)序分析公式。為體現具體問(wèn)題具體分析的原則，避免將公式當成萬(wàn)能公式，文中給出了MII、RMII、RGMII和SPI的實(shí)例分析。實(shí)例分析中，結合使用公式分析和理論分析兩種方法，以實(shí)例證明公式的局限性和兩種方法的利弊。本文最后還基于這些實(shí)例分析，給出了SDRAM和DDR SDRAM等布線(xiàn)的一般性原則。

　　本文通過(guò)實(shí)例指明時(shí)序分析的關(guān)鍵在于：對具體時(shí)序理解透徹的基礎上，具體問(wèn)題具體分析，不能一味的套用公式，更不是通過(guò)走線(xiàn)的等長(cháng)來(lái)解決時(shí)序問(wèn)題。

　　1.典型高速器件互連時(shí)序模型

　　圖1給出通用高速器件互連接口簡(jiǎn)化模型。圖中，左側虛線(xiàn)框表示通信器件雙方的主控端。常見(jiàn)的實(shí)際情形有：SDRAM控制器、SPI主控制器等。經(jīng)過(guò)適當的演化，基于本模型很容易得到I2C主控端、MII接口的TX組模型、RMII共享時(shí)鐘模型以及DDR控制信號與地址信號的互連模型等。右側虛線(xiàn)框表示通信中的被動(dòng)端。本模型中，數據是雙向的，但是時(shí)鐘是單一方向。簡(jiǎn)單地說(shuō)，就是時(shí)鐘單一方向發(fā)送，數據雙向傳遞。這個(gè)特點(diǎn)是本模型的適應場(chǎng)景。

　　圖1簡(jiǎn)化的器件互連模型

　　圖2是基于本模型的數據寫(xiě)時(shí)序關(guān)系圖。圖中，T0表示主控端內部時(shí)鐘發(fā)生器CLK發(fā)出的時(shí)鐘到達觸發(fā)器Q1時(shí)鐘輸入端的延時(shí);T1表示觸發(fā)器Q1接受到時(shí)鐘后到Q1輸出端出現數據的延時(shí);T2表示主控端內部時(shí)鐘發(fā)生器CLK發(fā)出的時(shí)鐘到主控端外部時(shí)鐘輸出引腳的延時(shí);T3表示內部觸發(fā)器Q1輸出的數據到達主控端外部數據輸出引腳的延時(shí)。通常，半導體制造商不會(huì )給出T0-T3這些參數，通常會(huì )給出一個(gè)用于反映這些參數最終等價(jià)效果的參數，即主控端外部數據引腳上出現數據時(shí)相對于外部時(shí)鐘引腳出現時(shí)鐘信號的延時(shí)，這里記為T(mén)co.

　　圖2數據寫(xiě)時(shí)序圖

　　時(shí)序分析最關(guān)心的參數是信號到達接受端的最終建立時(shí)間和保持時(shí)間是否符合器件要求。這里將建立時(shí)間和保持時(shí)間分別記為T(mén)setup和Thold.Tflt-clk和Tflt-data分別表示時(shí)鐘信號和數據信號的飛行時(shí)間，即他們在對應走線(xiàn)上的延時(shí)。Tjitter-clk和Tjitter-data分別代表時(shí)鐘信號和數據信號上的抖動(dòng)時(shí)間。

　　器件的建立時(shí)間和保持時(shí)間是通過(guò)描述器件外部的時(shí)鐘引腳和數據引腳上的時(shí)序關(guān)系來(lái)反映器件內部相關(guān)的時(shí)序延時(shí)和相關(guān)目標邏輯時(shí)序關(guān)系的集總參數。信號從器件的引腳到內部目標邏輯存在一定延時(shí)，同時(shí)內部邏輯需要最終的建立和保持時(shí)間，綜合器件內部的這些需求，最終得到器件對外的時(shí)序要求。

　　分析圖2中時(shí)鐘信號和數據信號的相互關(guān)系，可以發(fā)現：由于Tco的存在，如果器件間的時(shí)鐘和數據走線(xiàn)等長(cháng)，則在接收端，用于發(fā)送時(shí)間的邊沿不能用于數據的采樣。為了在接收端對數據進(jìn)行正確采樣，必須調整時(shí)鐘和數據走線(xiàn)的關(guān)系，有兩種方法：第一，時(shí)鐘走線(xiàn)長(cháng)于數據走線(xiàn)，使得數據飛行時(shí)間較時(shí)鐘短。此時(shí)，在接收端仍然可以使用產(chǎn)生數據的時(shí)鐘沿采樣數據;第二，數據走線(xiàn)比時(shí)鐘長(cháng)，使得數據飛行時(shí)間較時(shí)鐘長(cháng)。此時(shí)，可以使用使用產(chǎn)生數據時(shí)鐘沿的下一個(gè)上升沿采樣數據。

　　實(shí)際工程中，設計人員一般使用第二種方法并希望對于數字系統的建立時(shí)間和保持時(shí)間都留有一定裕量，因此我們可以得出下列公式，即建立時(shí)間公式：

　　(Tsetup)min + (Tco)max + (Tflt-data - Tflt-clk)max + Tjitter-clk+ Tjitter-data (Thold)min(2)

　　很顯然，Tco、Tflt-data、Tflt-clk中，Tco是器件的固有參數，Tflt-data和Tflt-clk取決于對應的PCB走線(xiàn)長(cháng)度和走線(xiàn)層等。如果Tflt-data和Tflt-clk的差過(guò)小，則導致數據的保持時(shí)間不足;如果過(guò)大，則會(huì )使得建立時(shí)間不足。因此，Tflt-data和Tflt-clk的差存在上限和下限雙重限制。

　　圖3數據讀時(shí)序圖

　　圖3是基于本模型的數據讀時(shí)序關(guān)系圖。圖中參數含義與前述相同。需要注意的是：在讀關(guān)系中，時(shí)鐘首先需要從主控端傳到從端，待從端發(fā)出的數據回到主控端后，才能由主控端對數據進(jìn)行采樣。因此，建立和保持時(shí)間的公式如下：

　　(Tsetup)min + (Tco)max + (Tflt-data)max + (Tflt-clk)min + Tjitter-clk+ Tjitter-data < T (3)

　　(Thold)min< (Tco)min + (Tflt-data)min + (Tflt-clk)max - Tjitter-clk- Tjitter-data (4)

　　參數Tco、Tflt-data 、Tflt-clk中，To是器件的固有參數，Tflt-data 和Tflt-clk取決于對應的PCB走線(xiàn)長(cháng)度和走線(xiàn)層等。如果Tflt-data 和Tflt-clk的總和過(guò)小，則導致數據的保持時(shí)間不足;如果過(guò)大，則會(huì )使得建立時(shí)間不足。因此，Tflt-data 和Tflt-clk的和存在上限和下限雙重限制。

　　需要額外說(shuō)明的是，前述公式的分析中暗含一個(gè)結果，就是：默認器件的輸出保持時(shí)間和輸出延時(shí)是等時(shí)間的。實(shí)際上，不同的半導體器件具有不同的情況，即使同一個(gè)半導體器件，在每次輸出數據時(shí)也不一定是完全相同的。這正是本文開(kāi)始就一再強調的，時(shí)序分析的公式并不是萬(wàn)能的，盡管大多數情況均適用，鑒于現實(shí)世界中的情況多樣，必須具體問(wèn)題具體分析。

　　還有一個(gè)問(wèn)題：是否可以使用產(chǎn)生數據時(shí)鐘沿的次次上升沿采樣數據，或者更靠后的邊沿來(lái)采樣數據。圖4所示是1#時(shí)鐘沿發(fā)出的數據由3#時(shí)鐘沿采樣的例子，在前述內容中，1#時(shí)鐘沿發(fā)出的數據均由2#時(shí)鐘沿采樣。此處。為了在接收端有較好的建立和保持時(shí)間，可以看出數據的飛行時(shí)間最好要大于一個(gè)時(shí)鐘周期。假設此時(shí)鐘周期為40ns，表層走線(xiàn)，板材為FR-4，則數據線(xiàn)的最小長(cháng)度要635CM。即使時(shí)鐘周期為8ns，數據線(xiàn)最小長(cháng)度也要127CM。這顯然不是我們所希望的。因此，實(shí)際中使用產(chǎn)生數據時(shí)鐘沿的次上升沿來(lái)采樣數據。

　　圖4 使用數據產(chǎn)生沿的后續邊沿采樣數據