高速電路設計中時(shí)序計算方法與應用實(shí)例

　　● 數據類(lèi)信號的時(shí)序分析

　　對數據類(lèi)信號，信號的流向是從鏈路層芯片發(fā)送到物理層芯片。

　　第一步，確定信號工作頻率，對數據類(lèi)信號，本設計設定其工作頻率為：

　　Freq=414.72MHz;

　　與狀態(tài)類(lèi)信號不同的是，數據類(lèi)信號是雙邊沿采樣，即，一個(gè)時(shí)鐘周期對應兩次采樣，因此采樣周期為時(shí)鐘周期的一半。采樣周期計算方法為：

　　Tsample = 1/2*Tcycle = 1.2ns;

　　第二步，從發(fā)送端，即鏈路層芯片手冊提取以下參數：

　　-0.28ns < Tco < 0.28ns;

　　第三步，從接收端，即物理層芯片資料可以提取如下需求：

　　Tsetup(min) = 0.17ns;

　　Thold(min) = 0.21ns;

　　將以上數據代入式1和式2，需特別注意的是，對數據類(lèi)信號，由于是雙邊沿采樣，應采用Tsample代替式1中的Tcycle：

　　0.28ns + (Tflight-data- Tflight-clk)MAX + 0.17ns < 1.2ns

　　-0.28ns + (Tflight-data- Tflight-clk)MIN> 0.21ns

　　整理得到：

　　0.49ns < (Tflight-data - Tflight-clk) < 0.75ns

　　基于以上結論，同時(shí)考慮到Vsig = 6inch/ns，可以得到如下結論，當數據信號和時(shí)鐘信號走線(xiàn)長(cháng)度關(guān)系滿(mǎn)足以下關(guān)系時(shí)，數據類(lèi)信號的時(shí)序要求將得到滿(mǎn)足：TDAT、TCTL信號走線(xiàn)長(cháng)度比TDCLK長(cháng)2.94英寸，但最多不能超過(guò)4.5英寸。

　　5 結論

　　高速電路中的時(shí)序設計，雖然看似復雜，然而只要明晰其分析方法，問(wèn)題可以迎刃而解。