SRAM在新一代IoT和可穿戴嵌入式設計中的作用

　　上世紀90年代中期，英特爾決定把SRAM整合到自己的處理器中，這給世界各地的獨立式SRAM供應商帶來(lái)“滅頂之災”。最大的SRAM市場(chǎng)(PC高速緩存)一夜之間銷(xiāo)聲匿跡，只留下少數細分市場(chǎng)應用。SRAM的“高性能存儲器(訪(fǎng)問(wèn)時(shí)間短、待機功耗小)”價(jià)值主張因其較高的價(jià)格和容量限制(目前的最高容量是288Mb)而高度受限。由于SRAM每個(gè)單元有四到六個(gè)晶體管，幾乎無(wú)法與DRAM和閃存競爭(這兩種存儲器每個(gè)單元只有1個(gè)晶體管);每個(gè)單元的晶體管數越少就意味著(zhù)板容量和成本越低。因此，對構成98%的市場(chǎng)總額的傳統存儲應用而言，SRAM是一種不切現實(shí)的解決方案。

　　自英特爾開(kāi)始嵌入SRAM以來(lái)，大多數SRAM供應商已經(jīng)做出相應調整，或關(guān)閉工廠(chǎng)，或豐富SRAM之外的其它產(chǎn)品組合。對SRAM的運用則轉向要求高性能的專(zhuān)門(mén)應用，主要包括工業(yè)、汽車(chē)和國防領(lǐng)域。SRAM的整體市場(chǎng)在2002年到2013年間的年均復合增長(cháng)率(CAGR)為-13%。然而，若認為這種技術(shù)已經(jīng)日薄西山還為時(shí)尚早。實(shí)際上，由于種種因素的作用，在未來(lái)幾年我們預計將會(huì )看到長(cháng)期被冷落的SRAM東山再起。在本文中，我們將探討讓SRAM重獲新生的技術(shù)進(jìn)步以及使之能夠滿(mǎn)足未來(lái)需求的SRAM技術(shù)發(fā)展趨勢。

　　SRAM回歸主流嵌入式設計

　　SRAM回歸主流設計的動(dòng)力非常耐人尋味，力圖取代SRAM的潮流忽然發(fā)生逆轉。英特爾決定嵌入SRAM，這在當時(shí)是個(gè)非常英明的決策。SRAM不僅成本效益更高，而且還是技術(shù)一流的解決方案。與外部SRAM相比，嵌入式SRAM的存取時(shí)間更為出色，要知道對于高速緩存存儲器而言，存取時(shí)間是最關(guān)鍵的因素。

　　自那時(shí)起到現在，處理器功能變得更加強大，而且尺寸越來(lái)越小。隨著(zhù)處理器的功能日漸強大，它們要求高速緩存存儲器性能也要有大幅改善。但與此同時(shí)，隨著(zhù)每一代新工藝節點(diǎn)的問(wèn)世，不斷增大嵌入式高速緩存存儲器的容量成為一項越來(lái)越艱巨的挑戰。SRAM擁有六晶體管架構(邏輯區一般為四晶體管/單元)。這意味著(zhù)隨著(zhù)工藝節點(diǎn)的縮小，每平方厘米的晶體管數量將會(huì )極高。這樣的高晶體管容量可能導致許多問(wèn)題，包括：

　　發(fā)生軟錯誤的幾率增大：隨著(zhù)工藝技術(shù)從130nm縮小到22nm，軟錯誤率預計將增長(cháng)七倍。

　　產(chǎn)量降低：由于晶體管容量增大，加上位單元不斷縮小，SRAM的面積更容易受工藝變化所造成的瑕疵的影響。這種瑕疵會(huì )降低處理器芯片的總產(chǎn)量。

　　功耗增加：如果SRAM位單元必須與邏輯位單元的大小相同，那么SRAM晶體管的尺寸就需要縮小到小于邏輯晶體管。而晶體管尺寸的縮小會(huì )導致漏電流增大，最終導致待機功耗增大。

　　有兩種途徑可以解決這個(gè)問(wèn)題。一種方法是為處理器中或片上系統中的SRAM面積和邏輯面積采用不同的工藝技術(shù)節點(diǎn)。但這樣做的后果則是處理器的大部分面積由SRAM構成。如果是這樣，縮小處理器芯片的理由就無(wú)法成立。另一種方法則是把SRAM與處理器或控制器分開(kāi)。有一些技術(shù)創(chuàng )新實(shí)際上正在加快這種替代方案的實(shí)現。

　　可穿戴電子產(chǎn)品中的SRAM

　　當今世界的微控制器(MCU)已經(jīng)廣泛應用于各種設備中。我們現今正在經(jīng)歷一個(gè)重大電子產(chǎn)品發(fā)展趨勢，那就是可穿戴電子產(chǎn)品(圖1)。對于智能手表和健康腕帶這樣的可穿戴產(chǎn)品來(lái)說(shuō)，尺寸和功耗是關(guān)鍵因素。由于電路板尺寸受限，MCU必須精簡(jiǎn)小巧，并且能夠借助便攜式電池提供的微弱電力運行。

　　圖1：可穿戴電子產(chǎn)品的要求正在推動(dòng)SRAM的復興

　　在上述要求下，片上高速緩存的容量相當有限。在將來(lái)的幾代產(chǎn)品中，我們預計會(huì )看到可穿戴產(chǎn)品的功能將得到進(jìn)一步豐富。這樣一來(lái)，片上高速緩存的容量將不敷使用，從而帶來(lái)對外部高速緩存的需求。在所有可用的存儲器中，SRAM是用作外部高速緩存的最佳選擇。因為它與DRAM相比待機電流消耗較低，而且其存取時(shí)間也比DRAM和閃存更短。

　　但是，要裝配到微小的可穿戴產(chǎn)品電路板上，SRAM將需要進(jìn)一步發(fā)展。對現有的并行SRAM而言，存在下列問(wèn)題：

　　· 與MCU通信所需的引腳數過(guò)多;

　　· 尺寸過(guò)大，不適合PCB。

　　物聯(lián)網(wǎng)和SRAM

　　過(guò)去幾十年里，SRAM領(lǐng)域已衍生出兩個(gè)不同的產(chǎn)品線(xiàn)：高速率和低功耗。每個(gè)產(chǎn)品線(xiàn)都有著(zhù)各自特有的功能、應用和價(jià)格。需要使用SRAM的設備要么需要它的高速特性，要么需要它的低功耗特性，但從來(lái)不是兩者兼具。然而，對采用便攜式電源供電并用以執行復雜操作的高性能低功耗設備的需求正在不斷增長(cháng)。這種需求背后的動(dòng)力來(lái)自新一代醫療設備、手持設備、消費類(lèi)電子產(chǎn)品、通信系統以及工業(yè)控制器，這些設備均受物聯(lián)網(wǎng)(IoT)驅動(dòng)。

　　IoT正朝著(zhù)兩個(gè)不同的方向發(fā)展：智能可穿戴產(chǎn)品和自動(dòng)化技術(shù)。正如前文我們所討論的，可穿戴產(chǎn)品使用低功耗的小尺寸SRAM最為適合。同時(shí)，物聯(lián)網(wǎng)的發(fā)展還會(huì )影響到工業(yè)、商業(yè)和大規模運營(yíng)以及個(gè)人住宅、大型工廠(chǎng)乃至整個(gè)城市的自動(dòng)化。SRAM采用小型封裝，能夠在降低功耗的同時(shí)保持高速性能，其將為IoT應用帶來(lái)重要價(jià)值。

　　許多主要廠(chǎng)商提供的微控制器通過(guò)諸如深度低功耗(Deep Power-Down)和深度休眠(Deep-Sleep)等特殊的低功耗模式，已經(jīng)能夠滿(mǎn)足對此類(lèi)跨界設備的不斷變化的需求。在這些模式下，外設和存儲器模塊也有望節省功耗。因此，要成為IoT設計的優(yōu)先選擇，SRAM的發(fā)展必須能夠讓客戶(hù)不必在性能和功耗之間權衡取舍。

　　SRAM的發(fā)展如此之快，很明顯只要獨立式SRAM制造商能夠通過(guò)創(chuàng )新讓自己的產(chǎn)品滿(mǎn)足新一代應用需求，激動(dòng)人心的時(shí)刻就在未來(lái)等待著(zhù)他們。SRAM的主要創(chuàng )新領(lǐng)域包括：

　　 縮小芯片尺寸：這要求工藝技術(shù)的進(jìn)步和封裝技術(shù)的創(chuàng )新;

　　 減少引腳數量：目前大多數SRAM使用并行接口。市場(chǎng)上的串行SRAM只有低容量產(chǎn)品。需要生產(chǎn)容量更高的串行SRAM;

　　 功耗更低的高性能芯片;

　　 片上軟錯誤校正。

　　在下面的章節中，我們將介紹SRAM設計的一些關(guān)鍵創(chuàng )新，這些設計創(chuàng )新促使嵌入式系統開(kāi)發(fā)人員考慮把SRAM用于嵌入式可穿戴產(chǎn)品、IoT和其它嵌入式系統應用。

　　芯片級封裝

　　芯片級封裝(CSP)[4]是一種縮小芯片尺寸的強大技術(shù)。根據規格要求(J-STD-012)，要滿(mǎn)足“芯片級”要求，整體封裝部分的面積不能超過(guò)晶片面積的1.5倍，并且線(xiàn)性尺寸不能超過(guò)晶片尺寸的1.2倍。相比之下，對于采用標準封裝的晶片，整體芯片面積可以是晶片面積的十倍。因此芯片級封裝有助于縮小芯片的尺寸。另外通過(guò)壓縮工藝節點(diǎn)也可以實(shí)現類(lèi)似的尺寸縮小。但就SRAM而言，轉而采用較小的工藝節點(diǎn)會(huì )帶來(lái)風(fēng)險，具體在上文中已作解釋。

　　面積的縮小可通過(guò)取消第一級封裝來(lái)實(shí)現，其中包括引腳框架、管芯連接、焊線(xiàn)以及鑄?；衔?。CSP芯片大多采用晶圓級封裝，將封裝材料直接堆放在晶圓片上。引腳分布類(lèi)似于球柵陣列封裝(BGA)，封裝上的焊接凸點(diǎn)起引腳作用。通過(guò)縮小工藝節點(diǎn)可獲得類(lèi)似的尺寸縮小效果。

　　對于可穿戴應用中空間有限的電路板來(lái)說(shuō)，CSP SRAM明顯將是最佳選擇。與僅次于它的備選方案(購買(mǎi)一塊SRAM管芯，然后使用高級多芯片封裝(MCP)技術(shù)將它與MCU管芯封裝在一起)相比，將CSP SRAM納入設計要便捷得多。目前，CSP SRAM還沒(méi)有投入量產(chǎn)，有些供應商將其作為定制選項提供，可能是因為目標市場(chǎng)(可穿戴)還沒(méi)有超越嵌入式領(lǐng)域。不過(guò)在 SRAM 市場(chǎng)中，大多數主要廠(chǎng)商都可為他們的很多其它產(chǎn)品提供CSP選項。例如，賽普拉斯半導體已針對其PSoC等產(chǎn)品系列提供了CSP版本。因此，對于制造商來(lái)說(shuō)，將這種功能延伸至SRAM應該不難。

　　引腳數更少

　　在SRAM的功耗低于閃存和DRAM時(shí)，使用SRAM進(jìn)行存儲器擴展的主要問(wèn)題是其并行接口。盡管并行接口能實(shí)現更快的讀寫(xiě)速度，但有太多的IO需要連接。例如，如果將一個(gè)1Mb SRAM (64Kb x16) 與一個(gè)MCU連接，所需的IO數量將會(huì )是32個(gè)(16個(gè)地址，16個(gè)數據)。進(jìn)行多路復用可將該數字減少至24。但容量每增加一級(2M、4M、8M等)，引腳數就會(huì )增加1個(gè)。

　　極小可穿戴電路板上用來(lái)連接SRAM的IO數量有限，因為小型MCU的封裝引腳數量少。要與這些MCU連接，SRAM必須突破傳統的并行接口。串行閃存和EEPROM等的成功增強了串行存儲器選項的市場(chǎng)需求。MCU使用嵌入式高速緩存已有很多年了，因此對于串行SRAM的需求直到最近幾年才被發(fā)覺(jué)。串行SRAM可實(shí)現更便捷的接口連接，更少的引腳使用(單路SPI用兩個(gè)，雙路SPI用兩個(gè)，四路SPI用四個(gè))。此外，所需的IO數量不會(huì )隨容量增加而增多。

　　目前，我們的串行SRAM容量低，存取速度相對較慢(存取時(shí)間達25ns，容量為1M)。在不久的將來(lái)，我們將有望刷新這兩個(gè)參數。隨著(zhù)可穿戴產(chǎn)品進(jìn)入全新時(shí)代，我們可能會(huì )希望MCU完成更為復雜的工作。在這種情況下，具有更高吞吐量的更高容量高速緩存/高速暫存存儲器會(huì )十分有用。因此，串行SRAM向更高速和更高容量的方向發(fā)展將對該市場(chǎng)十分有利。使用CSP封裝縮小尺寸再加上串行接口，SRAM將會(huì )成為可穿戴產(chǎn)品中高速緩存及高速暫存存儲器的強大選項。

　　高性能，低功耗

　　當前有兩個(gè)不同系列的異步SRAM：快速SRAM(支持高速存取)和低功耗SRAM(低功耗)。從技術(shù)角度看，這種權衡是合理的。在低功耗SRAM中，通過(guò)采用特殊柵誘導漏極泄漏(GIDL)控制技術(shù)控制待機電流來(lái)控制待機功耗。這些技術(shù)需要在上拉或下拉路徑中添加額外的晶體管，因此會(huì )加劇存取延遲，而且在此過(guò)程中會(huì )延長(cháng)存取時(shí)間。在快速SRAM中，存取時(shí)間占首要地位，因此不能使用這些技術(shù)。此外，要減少傳播延遲，需要增大芯片尺寸。芯片尺寸增大會(huì )增大漏電流，從而增加整體待機功耗。

　　到目前位置，典型SRAM應用接受這種權衡：電池供電應用使用低功耗SRAM(降低性能)，有線(xiàn)工業(yè)高性能應用則使用快速SRAM。不過(guò)，對于物聯(lián)網(wǎng)及其它眾多高級應用來(lái)說(shuō)，這種權衡不再適用。主要原因是對于大部分這些應用而言，不僅高性能很重要，同時(shí)還必須限制待機功耗，因為這些應用大多采用電池供電工作。非常幸運的是，SRAM正在縮小這兩個(gè)系列之間的性能差距，正逐漸發(fā)展成具有這兩種優(yōu)勢的單芯片產(chǎn)品。

　　微控制器很久以前就有了深度睡眠工作模式。這種工作模式有助于為大部分時(shí)間都處于待機狀態(tài)下的應用省電。該控制器可在正常工作中全速運行，但事后則進(jìn)入低功耗模式，以便節省電源。使所連接的SRAM也具有類(lèi)似的工作模式很重要。具有深度睡眠工作模式[5]的異步快速SRAM是這類(lèi)應用的理想選擇。這種SRAM芯片有一個(gè)附加輸入引腳，有助于用戶(hù)在不同的工作模式(正常、待機和深度睡眠)間切換。因此可在不影響性能的情況下管理低功耗。http://www.cypress.com/?docID=48906。

　片上糾錯功能

　　存儲器工藝技術(shù)的提高可改進(jìn)性能與功耗，因此更低的電壓和更小的節點(diǎn)電容會(huì )讓這些器件更容易出現軟錯誤。如今，CMOS 工藝已經(jīng)縮小了尺寸，地外輻射和芯片封裝都會(huì )導致越來(lái)越多的故障。一般使用糾錯碼(ECC)軟件或冗余(即多個(gè)SRAM存儲相同的數據)方式應對軟錯誤，特別是在可靠性一直都極為重要的系統中，例如醫療、汽車(chē)和軍事系統。然而，這種方式非常昂貴，需要額外的電路板空間。

　　主要SRAM制造商現已開(kāi)始直接在芯片上實(shí)施糾錯特性[6]。要在現代芯片級半導體存儲器上限制軟錯誤影響，可使用兩種架構增強方法：片上ECC和位交錯。通過(guò)片上ECC，便可將用于實(shí)施錯誤檢測和單個(gè)位錯誤校正的軟件硬編碼在SRAM中。有些制造商甚至還提供一個(gè)額外的錯誤引腳選項，用以指出單個(gè)位錯誤的檢測與校正情況。

　　另一方便，位交錯可用來(lái)限制多位錯誤的影響(即單個(gè)能量粒子翻轉多個(gè)位)。位交錯的工作方式是將相鄰的位線(xiàn)安排至不同的字寄存器。這樣可將多位錯誤轉換為多個(gè)單個(gè)位錯誤，隨后可通過(guò)片上ECC進(jìn)行校正(進(jìn)一步了解如何減少和校正軟錯誤)。

　　SRAM與未來(lái)

　　SRAM技術(shù)將迎來(lái)激動(dòng)人心的全新時(shí)代。技術(shù)趨勢與發(fā)展都有利于該技術(shù)回暖，扭轉多年來(lái)使用量下降的頹勢。支持ECC功能的芯片現已投入量產(chǎn)。支持片上電源管理的快速SRAM也已上市。此外，串行SRAM也已投入量產(chǎn)，但大多數都支持低容量應用，因此目前在速度上還無(wú)法與并行方案相匹敵。不過(guò)，串行市場(chǎng)的現有廠(chǎng)商(Microchip和On-semi)恰好主要都是MCU制造商。傳統SRAM公司尚未推出串行SRAM。隨著(zhù)更多公司進(jìn)入該市場(chǎng)，我們將有望看到創(chuàng )新技術(shù)的快速出現。

　　關(guān)于產(chǎn)品生命周期的傳統市場(chǎng)觀(guān)點(diǎn)是：產(chǎn)品成熟期過(guò)后就是衰退，然后是消亡。從SRAM每年的負復合增長(cháng)率以及大多數供應商退出該市場(chǎng)的事實(shí)來(lái)看，該產(chǎn)品應劃為“衰退”期。然而不管是今天我們目睹的SRAM復興，還是針對未來(lái)預測的，都需要我們重新審視普通產(chǎn)品生命周期的傳統理念。

　　參考資料

　　1. 維基百科：半導體器件制造

　　2.《22nm工藝對SRAM內中子引起的軟錯誤的影響》作者：Eishi Ibe、Hitoshi Taniguchi、Yasuo Yahagi、Ken-ichi、Shimbo和Tadanobu Toba

　　3.《漏電流：摩爾定律遇到靜態(tài)功耗》，摘自《IEEE 計算機》2009年1月刊

　　4. 應用手冊AN69601《賽普拉斯晶圓級芯片級封裝指南》

　　5. 應用手冊AN89371《賽普拉斯異步PowerSnooze SRAM幫助節省電源》

　　6. 應用手冊AN88889《用賽普拉斯異步SRAM減少單事件翻轉》

　　Reuben George在賽普拉斯半導體公司的存儲器產(chǎn)品部從事產(chǎn)品市場(chǎng)營(yíng)銷(xiāo)工作。他在印度拉賈斯坦邦皮拉尼的貝拉理工學(xué)院 (BITS)獲得電氣電子工程學(xué)士學(xué)位。

　　Anirban Sengupta現任賽普拉斯半導體公司的定價(jià)經(jīng)理。他分別在印度國家技術(shù)學(xué)院(National Institute of Technology)和印度普納管理與人力資源開(kāi)發(fā)合作關(guān)系中心(SCMHRD)獲得電氣工程學(xué)士學(xué)位和市場(chǎng)營(yíng)銷(xiāo)MBA。