基于ISE設計提供低功耗FPGA解決方案

　　從Xilinx公司推出FPGA二十多年來(lái)，研發(fā)工作大大提高了FPGA的速度和面積效率，縮小了FPGA與ASIC之間的差距，使FPGA成為實(shí)現數字電路的優(yōu)選平臺。今天，功耗日益成為FPGA供應商及其客戶(hù)關(guān)注的問(wèn)題。

　　降低FPGA功耗是降低封裝和散熱成本、提高器件可靠性以及打開(kāi)移動(dòng)電子設備等新興市場(chǎng)之門(mén)的關(guān)鍵。

　　Xilinx在提供低功耗FPGA解決方案方面較有經(jīng)驗。本文說(shuō)明如何應用計算機輔助設計(CAD)技術(shù)，如Xilinx ISE(集成軟件環(huán)境)9.2i版本軟件使功能有效降低。

　　CMOS電路中的功耗由靜態(tài)(漏電)功耗和動(dòng)態(tài)功耗兩部分組成。動(dòng)態(tài)功耗是由電路信號上的瞬變所致，由下式?jīng)Q定：

　　式中Ci表示信號i的電容;fi為"開(kāi)關(guān)率"，表示信號i上的瞬變率;V是電源電壓。

　　靜態(tài)功耗是電路在靜止、空閑狀態(tài)下的功耗。工藝尺寸縮小(如65納米工藝)意味著(zhù)更低的電源電壓和更小的晶體管尺寸，致使導線(xiàn)長(cháng)度縮短、電容量減小以及總動(dòng)態(tài)功耗降低。較小的工藝幾何尺寸還意味著(zhù)較短的晶體管溝道和較薄的柵極氧化層，致使靜態(tài)功耗隨著(zhù)工藝尺寸縮小而增加。

　　FPGA的功耗

　　對于實(shí)現給定的邏輯電路而言，FPGA的可編程性和靈活性使其功耗效率比定制ASIC要低。FPGA的配置電路和配置存儲器要占用硅片面積，致使導線(xiàn)延長(cháng)和互連電容增加。在FPGA中，預制金屬導線(xiàn)段上附加的可編程布線(xiàn)開(kāi)關(guān)產(chǎn)生互連，從而加重了信號產(chǎn)生的電容性負載。

　　FPGA中的動(dòng)態(tài)功耗大部分消耗在可編程布線(xiàn)架構中。同理，靜態(tài)功耗與晶體管總寬度成正比。FPGA的晶體管有相當一部分是互連架構，這是造成漏電流的主要因素。因此，互連架構應該是FPGA功耗優(yōu)化的主要攻關(guān)目標。

　　當然，可以通過(guò)工藝技術(shù)、硬件架構或電路級修改來(lái)解決功耗問(wèn)題。例如，Virtex-5FPGA含有"對角線(xiàn)"互連資源，允許用較少的布線(xiàn)導體構成連接，從而減少互連電容。在晶體管級，Virex-4和Virtex-5兩種FPGA都是采用三氧化層工藝技術(shù)來(lái)抑制漏電流。根據其速度、功耗和可靠性要求，可以為每個(gè)晶體管使用三種氧化層厚度。與在標準FPGA架構中實(shí)現同樣功能相比，擴大使用DSP和處理器等硬IP模塊也可以降低功耗。

　　不必花費錢(qián)去更改硬件，也可以降低功耗。您可以通過(guò)新型的功率驅動(dòng)的CAD算法和設計流程(如ISE9.2i軟件中采納的算法和設計流程)來(lái)解決功耗問(wèn)題。

　　布局

　　Xilinx布局器的核心算法采用了解析(數學(xué))技術(shù)。這種算法從有重疊的初始設計布局開(kāi)始，然后使用強化抽象法從高度擁擠區去除邏輯塊，最終形成可行的無(wú)重疊布局。一旦完成解析布局，便在已布局的設計上運行交換式局部?jì)?yōu)化，以進(jìn)一步細化布局。本布局器使用的傳統成本函數按下式考慮導線(xiàn)長(cháng)度和時(shí)間：

　　總成本=a×w+bT

　　式中W和T分別是導線(xiàn)長(cháng)度成本和時(shí)間成本，a和b是標量加權系數。a和b的值可以根據時(shí)間對導線(xiàn)長(cháng)度的相對優(yōu)先級設定。布局器的成本核算方案如圖1所示。

　　因為進(jìn)行布局時(shí)還沒(méi)有實(shí)際線(xiàn)路，所以導線(xiàn)長(cháng)度成本是依據導線(xiàn)長(cháng)度估算。同理，時(shí)間成本是依據用戶(hù)提供的限制條件和連接延遲的估算值。為了優(yōu)化功耗，我們用為成本函數增加功耗成分的方法擴展了解析布局和局部?jì)?yōu)化，如圖1右側所示。修改后的成本函數如下：

　　總成本=a×W+b×T+c×Pdynamic

　　式中Pdynamic是估算的動(dòng)態(tài)功耗，c是標量加權系數?？梢詮姆抡嬷刑崛⌒盘栭_(kāi)關(guān)率數據，然后將其提供給工具。反之，如果不提供任何開(kāi)關(guān)率數據，則工具根據邏輯功能為初始輸入，為后續輸出假定一個(gè)默認的開(kāi)關(guān)率，并且將開(kāi)關(guān)率推廣到其余信號。為了獲得最佳結果，需要有用戶(hù)提供的開(kāi)關(guān)率數據。

　　在布局過(guò)程中，信號的電容是未知的，因此必須估算。根據布局過(guò)程中已有的信號參數，我們建立一個(gè)電容估算經(jīng)驗模型：

　　式中f是普通數學(xué)函數;Ci是信號i的電容;FO是信號i的扇出數;XSi和Ysi分別是布局中信號i的X跨度和Y跨度。這些參數與架構無(wú)關(guān)，并且在布局過(guò)程中已經(jīng)具備。

　　為建立此模型，我們提取了從Xilinx客戶(hù)那里收集的一組設計中每個(gè)信號的電容、扇出數、X跨度和Y跨度。然后，我們用最小平方回歸分析法，將電容整理成模型參數的一個(gè)二次函數。就各種設計平均而言，該解析公式的誤差為30%。

　　布線(xiàn)

　　一旦將邏輯塊分配到FPGA上的物理位置，我們就必須為各塊之間的連接進(jìn)行布線(xiàn)。布線(xiàn)器采用一種協(xié)商擁擠布線(xiàn)算法，該算法在初始迭代中允許信號間短路。在后續迭代中，對短路的產(chǎn)生逐漸加大處罰，直到僅剩一個(gè)信號使用布線(xiàn)導體。對時(shí)間關(guān)鍵型連接布線(xiàn)的方式，應盡量縮短其延遲，這涉及密集型的RC延時(shí)計算。不過(guò)，大多數連接并非時(shí)間關(guān)鍵型。 在功耗監控型布線(xiàn)器中，我們選擇優(yōu)化這類(lèi)非關(guān)鍵型連接的電容。為達到這一目的，我們針對非時(shí)間關(guān)鍵型連接修改了布線(xiàn)器的成本函數，以便考慮電容，這與上述根據其他因素(如估算的延遲或不足)的方法截然相反。

　　該布線(xiàn)圖中的每個(gè)節點(diǎn)表示一個(gè)布線(xiàn)導體或邏輯塊引腳，每條邊線(xiàn)表示一個(gè)可編程布線(xiàn)開(kāi)關(guān)。布線(xiàn)器必須在源引腳和目標引腳之間選擇一條路徑。圖中各節點(diǎn)內部所示為該節點(diǎn)的原始成本和電容成本。若要盡量降低原始成本，源引腳和目標引腳之間的布線(xiàn)就應采納藍色路徑。然而，在功耗監控型流程中，布線(xiàn)器會(huì )使用綠色路徑，因為這條路徑的總體電容較低。

　　功耗監控型布局與布線(xiàn)的結果

　　我們使用傳統布局布線(xiàn)流程和上述功耗型流程兩種方法，對一組工業(yè)設計進(jìn)行了布局布線(xiàn)。這些設計的初始輸入附加一個(gè)基于線(xiàn)性反饋移位寄存器(LFSR-based)的偽隨機矢量生成器，從而增加了內置的自動(dòng)輸入矢量生成功能。這樣，無(wú)需大量使用外部波形就能完成動(dòng)態(tài)功耗的板級測量。

　　我們把這些工業(yè)設計映射到了Spartan-3、Viitex-4和Viltex-5器件中。結果顯示，動(dòng)態(tài)功耗降低率對于Spartan-3FPGA達14%，對于Virtex_4FPGA達11%，對于Virtex-5FPGA達12%。就所有設計平均而言，動(dòng)態(tài)功耗降低率對于Spartan-3FPGA為12%，對于Virtex-4FPGA為5%，對于Virtex-5FPGA為7%。就所有系列平均而言，速度性能下降在3%和4%之間。我們隊為，這樣小的性能損失在注重功耗的設計中是可以接受的?？紤]到這些僅僅是軟件修改的初始結果，我們認為所取得的功耗效益是令人振奮的。

　　降低邏輯塊內部功耗

　　本文討論的布局和布線(xiàn)優(yōu)化旨在降低互連架構中的功耗。我們還設計了一種降低邏輯塊內部功耗的方法，尤其是在未使用全部查找表(LUT)時(shí)，降低LUT中的功耗。K個(gè)輸入的LUT是小存儲器，只用幾個(gè)K輸入即可實(shí)現任意邏輯功能。圖3所示為用一個(gè)假設的三輸入LUT(輸入A1、A2和A3)實(shí)現二輸入邏輯"與"功能的過(guò)程。多路復用器樹(shù)左側的LUTSRAM所示內容為邏輯"與"的真值表。

　　通常，未使用的輸入作為"無(wú)關(guān)項"處理，假設為0或1。所以，為了在圖3所示的情況下說(shuō)明這一點(diǎn)，Xilinx軟件在LUTSRAM存儲器內容的上下兩半部分中重復了該邏輯功能?？蛻?hù)設計中經(jīng)常出現未使用的LUT輸入，特別是Virtex-5設計，它的LUT有六個(gè)輸入。

　　為了評價(jià)在工業(yè)設計上進(jìn)行的這一優(yōu)化，我們進(jìn)行了板級功耗測量，發(fā)現動(dòng)態(tài)功耗節省了幾個(gè)百分點(diǎn)。這些結果說(shuō)明大有前途，因為可以在布線(xiàn)后進(jìn)行優(yōu)化，不會(huì )造成面積或性能損失，從這種意義上講，這種優(yōu)化是"免費"的。

　　結語(yǔ)

　　結果顯示，在通過(guò)Xilinx ISE設計工具降低功耗方面已經(jīng)取得長(cháng)足的進(jìn)步。在使用軟件進(jìn)一步降低功耗方面，我們認為前景一片光明。注重降低功耗的解決方案由功耗監控型CAD算法和功耗優(yōu)化器件(如Virrex-5FPGA)組成，這一成功事例令人鼓舞。低功耗軟硬件的不斷進(jìn)步將為Xilinx FPGA打開(kāi)進(jìn)入新興功耗敏感型市場(chǎng)的大門(mén)。