基于Python 定點(diǎn)平方根的FPGA實(shí)現

2.4 綜合結果

在上面仿真校驗符合設計要求后，將Python自動(dòng)轉換為Verilog描述，采用Quartus編譯綜合，并使用Model-sim仿真的波形如圖5所示，與圖3的Python環(huán)境下仿真波形相似，由此可見(jiàn)采用Python的軟硬件協(xié)同設計方法能有效地進(jìn)行FPGA 設計。綜合后FPGA 資源使用情況：LE共1 506個(gè)，寄存器64個(gè)，嵌入式9位硬件乘法器10個(gè)。

3 結論

本文采用基于Python的擴展包MyHDL的軟硬件協(xié)同設計方法，在FPGA 上完成了定點(diǎn)平方根算法，設計仿真過(guò)程僅使用Python語(yǔ)言，所以仿真校驗和傳統的設計方法相比效率更高，仿真速度也更快，另外此方法還可以方便，有效地將一個(gè)軟件算法快速地轉換為其相應的硬件實(shí)現，從而完成軟硬件系統協(xié)同設計。

現代系統的算法越來(lái)越復雜，傳統的軟硬件設計方法越來(lái)越不適應市場(chǎng)對設計的要求，采用Python進(jìn)行系統設計，仿真和校驗的速度會(huì )大大地提高，也能夠自動(dòng)將算法轉換為對應的硬件實(shí)現，所以采用Python來(lái)進(jìn)行軟硬件協(xié)同設計的產(chǎn)品能更快地進(jìn)入市場(chǎng)，并且隨著(zhù)設計復雜性的進(jìn)一步增強和這種設計方法本身的發(fā)展和完善，基于Python的軟硬件協(xié)同設計方法將會(huì )有更加廣闊的應用前景。