基于Python 定點(diǎn)平方根的FPGA實(shí)現

FPGA 作為可編程的邏輯器件，它具有功耗低、便于修改、調試等特點(diǎn)，并能在上面實(shí)時(shí)完成大量的算法，平方根運算作為信號和圖像處理中的常見(jiàn)算法，目前在FPGA上有許多實(shí)現，但是這些實(shí)現方法通常采用目前硬件設計中普遍采用的Verilog和VHDL語(yǔ)言進(jìn)行硬件設計，這種設計方法存在著(zhù)仿真和校驗效率低，對于復雜的算法和軟件設計者之間的溝通較為困難等問(wèn)題。

Python是一種簡(jiǎn)單易學(xué)并且功能強大的編程語(yǔ)言，并具有強大的軟硬件描述能力，MyHDL采用Python擴展包的形式使其能支持硬件設計和仿真并在仿真結果符合要求后可將軟件算法自動(dòng)轉換為相應的Verilog 或VHDL硬件描述。

本文試圖采用這種新的基于Python的軟硬件設計方法在FPGA上實(shí)現定點(diǎn)平方根。

1 方法

1.1 定點(diǎn)數表示

通常在FPGA 上的運算可以采用定點(diǎn)和浮點(diǎn)兩種方式來(lái)實(shí)現，定點(diǎn)運算和浮點(diǎn)運算相比盡管數表示的范圍較小，設計較為復雜，但是速度較快，占用FPGA資源較小，本設計采用定點(diǎn)來(lái)完成。平方根的輸入為非負數，包括符號位為定點(diǎn)32位輸入，其中高16位為整數部分，低15位為小數部分，可以直接計算的平方根范圍為(65 536,0],結果采用32位輸出，最高位為符號位，接著(zhù)的高8位為整數部分，低23位為小數部分。

1.2 平方根實(shí)現

平方根的FPGA實(shí)現方法很多，有的算法為了減少片上資源的使用，邏輯實(shí)現上盡量避免使用乘法，比如CORDIC,逐位計算，non-restoring 等，現在FPGA上通常都有硬件乘法器，可采用迭代法和泰勒級數展開(kāi)，本文采用泰勒級數展開(kāi)的方法，級數采用5級，系數采用3.15的定點(diǎn)表示形式，小數部分15位，整數部分2位為了保證后續計算結果不溢出，整個(gè)位寬為18位，計算公式如式(1)所示：

對于輸入x 位于(65 536,0]之間，由于數的范圍較大，通常進(jìn)行歸一化處理，采用的方法通過(guò)左移運算去掉二進(jìn)制定點(diǎn)數的所有前導零，將輸入的數轉換為定點(diǎn)小數[0.5,1)之間，在完成平方根運算之后，然后根據前導零個(gè)數的奇、偶性不同分別進(jìn)行去歸一化處理，原理如式(2)所示，將輸入數y 分為sx,s=2n,n 即為y 的二進(jìn)制前導零的個(gè)數。

整個(gè)過(guò)程的設計模塊如圖1所示。

1.3 Python軟硬件協(xié)同設計

基于Python 的軟硬件協(xié)同設計的過(guò)程如圖2 所示，由于本設計最終要在硬件上實(shí)現，在設計時(shí)Python的硬件設計部分采用MyHDL 可綜合子集，最后使用MyHDL的toVerilog()函數將MyHDL設計自動(dòng)轉換為相應的Verilog 代碼，由于MyHDL 支持與Verilog 混合仿真，設計時(shí)的測試平臺可以重用，仿真速度和設計效率大大提高。在完成基于Python軟硬件設計并仿真正確之后，就可以回到進(jìn)行傳統的FPGA 設計流程，進(jìn)行后續的下載，綜合和測試工作。

2 結果

2.1 實(shí)驗環(huán)境

采用MyHDL 0.8,采用GTKWAVE 查看仿真波形，FPGA 器件采用Altera公司CycloneⅡ 2C35F672C6,編譯綜合采用Quartus 12.1sp1 webpack.

2.2 仿真波形

在設計過(guò)程中生成的VCD仿真波形可以隨時(shí)采用GTKWAVE 查看，可以便于校驗設計是否正確，最終完成的仿真波形如圖3所示。

2.3 測試數據，精度及誤差

由于整個(gè)過(guò)程采用Python設計，Python存在大量的軟件包可以使