SoC設計方法學(xué)（二）
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SoC設計方法學(xué)
本文引用地址：http://dyxdggzs.com/article/226426.htmSoC設計方法學(xué)的內容可以簡(jiǎn)單的歸納為如下三點(diǎn)：軟硬件協(xié)同設計技術(shù)，IP核生成及復用技術(shù)和超深亞微米IC設計技術(shù)（有時(shí)又稱(chēng)納米級電路設計技術(shù)）。它們又分別包含一系列的子課題（圖5）。
在這些子課題中有些是我們已經(jīng)十分熟悉的，但是這并不意味著(zhù)它們是已經(jīng)解決的問(wèn)題。恰恰相反，這些課題在融入SoC設計方法學(xué)的框架之后，已經(jīng)在內涵上產(chǎn)生了很大的變化。
軟硬件協(xié)同設計技術(shù)
首先探討一下軟硬件協(xié)同設計。軟硬件協(xié)同設計課題的提出已有多年的歷史，但是早期的研究多集中在針對一個(gè)特定的硬件如何進(jìn)行軟件開(kāi)發(fā)或根據一個(gè)已有的軟件實(shí)現具體的硬件結構。前者是一個(gè)經(jīng)典的軟件開(kāi)發(fā)問(wèn)題，軟件性能的好壞不僅僅取決于軟件開(kāi)發(fā)人員的技術(shù)水平，更有賴(lài)于所使用的硬件平臺，后者是一個(gè)軟件固化的問(wèn)題，實(shí)現的途徑可以是采用一個(gè)與原有軟件平臺相同的軟件處理器，并將軟件代碼存儲于存儲器當中，也可以是在充分理解軟件的內在功能之后完全用硬件來(lái)實(shí)現軟件的功能。采用存儲器固化軟件代碼的作法一般來(lái)說(shuō)可以比較快地實(shí)現芯片設計，且芯片具有一定的二次開(kāi)發(fā)可能，但是由于考慮到實(shí)現所需的硬件平臺的一致性，芯片的性能將受到較大的限制，大多應用在性能比較低的場(chǎng)合。除此之外，有時(shí)候要找到一個(gè)可用的、與軟件開(kāi)發(fā)時(shí)所使用的硬件平臺兼容的處理器也是一件十分困難的事情。將軟件功能全部由硬件來(lái)實(shí)現的作法具有較大的風(fēng)險，一般需要比較長(cháng)的時(shí)間和比較大的人力、物力和財力的投入，特別是進(jìn)入市場(chǎng)的時(shí)間較為苛刻的時(shí)，這種做法有其局限性。但是一旦成功，則芯片具有較高的性能。從上述介紹不難發(fā)現，早期的軟硬件協(xié)同設計方法研究還是一種面向目標的（Object Oriented）軟硬件設計方法，研究的內容和結果與所要實(shí)現的目標和已具備的條件密切相關(guān)，形不成具有普遍適用性的理論體系。
其次是這一全新的設計方理論與已有的IC設計理論之間的接口?？梢灶A見(jiàn)，這種全新的設計理論應該是現有IC設計理論的完善，是建筑在現有理論之上的一個(gè)更高層次的設計理論，它與現有理論一起組成了更為完善的理論體系。在這種假設下，這種設計理論的輸出就應該是現有理論的輸入。
第三，這種全新的軟硬件協(xié)同設計理論將如何確定最優(yōu)性原則。顯然沿用以往的最優(yōu)性準則是不夠的。除了芯片設計師們已經(jīng)熟知的速度、面積等硬件優(yōu)化指標外，與軟件相關(guān)的如代碼長(cháng)度、資源利用率、穩定性等指標也必須由設計者認真地加以考慮。
第四，如何對這樣的一個(gè)包含軟件和硬件的系統的功能進(jìn)行驗證。除了驗證所必須的環(huán)境之外，確認設計錯誤發(fā)生的地方和機理將是一個(gè)不得不面對的課題。
最后，功耗問(wèn)題。傳統的IC在功耗的分析和估計方面已有一整套理論和方法。但是，要用這些現成的理論來(lái)分析和估計含有軟件和硬件兩部分的SoC將是遠遠不夠的。簡(jiǎn)單地對一個(gè)硬件設計進(jìn)行功耗分析是可以的，但是由于軟件運行引起的動(dòng)態(tài)功耗則只能通過(guò)軟硬件的聯(lián)合運行才能知道。其實(shí)，還可以舉出很多新理論要涉及的問(wèn)題，它們一起構成了面向SoC的軟硬件協(xié)同設計的內容。
IP核生成及復用技術(shù)
其次來(lái)看一下設計重用技術(shù)。
正如前面所討論的，今天在單個(gè)芯片上已可以集成上千萬(wàn)乃至上億只晶體管。芯片變得如此復雜，它實(shí)現了以前需要許多塊印制電容板（PCB）甚至機架才能完成的功能。在這樣高的集成度下，設計的難度已變得非常高，設計代價(jià)事實(shí)上主導了芯片的代價(jià)。這不僅要求設計者必須具備系統和芯片兩方面的知識，同時(shí)也必須充分考慮市場(chǎng)競爭的壓力，最大限度地縮短設計周期。凡事從零做起的思路顯然不能適應這種新情況，而采用前人成功的設計經(jīng)驗和設計資料是解決這個(gè)問(wèn)題的明智選擇。
所謂設計重用實(shí)際上包含兩個(gè)方面的內容，涉及設計資料重用技術(shù)和如何生成可被他人重用的設計資料。前者通常被稱(chēng)為IP重用（IP Reuse），因為可以補反復使用的設計資料通常具備比較復雜的功能，且經(jīng)過(guò)驗證。設計資料內不僅僅包含一些物理功能和技術(shù)特性，更重要的是包含了設計者的創(chuàng )造性思維，具有很強的知識內涵。這些資料因而也被稱(chēng)為具有知識產(chǎn)權的內核（IP Core），簡(jiǎn)稱(chēng)IP核。后者則涉及到如何去生成IP核。
（1）IP核的生成
先討論一下IP核的生成。所謂IP核實(shí)際上就是一個(gè)經(jīng)過(guò)驗證的IC設計，從其實(shí)現的形式和應用層次上來(lái)看，IP核可以有三種不同的表現形式：軟核（Soft-Core）、固核（Firm-Core）和硬核（Hard-Core）。
軟核以HDL的方式提交，其性能通過(guò)時(shí)序模擬進(jìn)行驗證。由于軟核不依賴(lài)于任何實(shí)現工藝或實(shí)現技術(shù)，具有很大的靈活性。使用者可以方便地將其映射到自己所使用的工藝上去，可復用性很高。軟核的另外一個(gè)重要的優(yōu)點(diǎn)是使用者擁有全部源代碼。使用者可以通過(guò)修改源代碼，方便地生成同樣功能且自有版權的新軟核，從而避免向原有軟核作者支付版稅。同時(shí)聰明的軟核使用者還可以通過(guò)增加自己的知識和經(jīng)驗，產(chǎn)生出遠比原始軟核廣泛得多的新的軟核。正是由于軟核的上述優(yōu)點(diǎn)，它的價(jià)格不菲，且提供者寥寥無(wú)幾。
但是軟核也有自身的弱點(diǎn)。由于軟核的載體是硬件描述語(yǔ)言且與實(shí)現的工藝無(wú)關(guān)，使用者在最終將其嵌入自己的設計時(shí)就要對從描述到版圖的轉換的全過(guò)程負責。雖然這要涉及經(jīng)曲IC設計的全部?jì)热?，IC設計人員必須具備相當的風(fēng)險意識。另外，工藝映射和系統的性能有著(zhù)一定的內在關(guān)系，是否可以不加修改地將一個(gè)軟核映射到任何一個(gè)工藝上仍然是需要探討的一個(gè)問(wèn)題。
硬核以IC版圖的形式提交，并經(jīng)過(guò)實(shí)際工藝流片驗證。顯然，硬核強列地依賴(lài)于某一個(gè)特定的實(shí)現工藝，而且在具體的物理尺寸，物理形態(tài)及性能上具不可更改性。
這些特點(diǎn)對使用者來(lái)說(shuō)有喜有憂(yōu)。喜的是硬核已經(jīng)過(guò)驗證并具有最優(yōu)的面積代價(jià)和性能的設計，使用者不需考慮與上相關(guān)的優(yōu)化問(wèn)題。憂(yōu)的是硬核與工藝的強相關(guān)性迫使使用也只能使用核工藝完成電路其它部分的設計，而且要在布局布線(xiàn)遵守注意固核的物理限制。顯然，固核的特點(diǎn)決定了使用者進(jìn)行電路設計時(shí)的靈活性很小，希望通過(guò)獲得固核以生成其它固核的可能基本上沒(méi)有。即使有，受到加工工藝、經(jīng)費和知識產(chǎn)權等方面的限制，也會(huì )失去意義。從另外一個(gè)角度看，正是因為固核的這些缺點(diǎn)，的使用價(jià)格在軟核、固核和硬核三種IP核中，是最低的。
處于軟核和硬核之間的固核以電路網(wǎng)表的形式提交并通常采用硬件進(jìn)行驗證。硬件驗證的方式有很多種，比如可以采用可編程器件（如FPGA，EPLD）進(jìn)行驗證，采用硬件仿真器進(jìn)行驗證等。
固核往往對應于某一個(gè)特定的實(shí)現工藝，在該實(shí)現工藝的條件下固核具有最優(yōu)的面積和性能特性。對于使用者來(lái)說(shuō)不需要對固核的功能給于過(guò)多地關(guān)注，可以減少許多相關(guān)的設計工作，同時(shí)由于固核的時(shí)序特性是經(jīng)過(guò)嚴格檢驗的，設計者只要保證在布局布線(xiàn)過(guò)程中電路關(guān)鍵路徑的分布參數不會(huì )引起時(shí)序混亂就可以保證芯片的設計成功。
但是固核也有其自身的缺點(diǎn)，那就是它與實(shí)現工藝的相關(guān)性及網(wǎng)表的難讀性。與實(shí)現工藝的相關(guān)性限制了固核的使用范圍，網(wǎng)表的難讀性則使得布局布線(xiàn)后發(fā)生的時(shí)序違反的排除變得比較困難。由于固核在使用的方便程序上和開(kāi)放程序上均介于軟核和硬核之間，其價(jià)格也處于它們的價(jià)格之間。
（2）IP核與常規IC不同的地方
IP核的生成具有與常規的IC設計不同的特點(diǎn)。例如時(shí)序，測試和低功耗等雖然是IC設計中的經(jīng)典問(wèn)題，但是直接將已有的設計方法應用到IP核的設計中就會(huì )出現許多意想不到的困難?？匆粋€(gè)簡(jiǎn)單的例子（圖6）。
圖6的右上角給出了一個(gè)簡(jiǎn)單的邏輯表達式，下方給出了該表達式的邏輯實(shí)現，這個(gè)邏輯實(shí)現對應的時(shí)序圖也在圖中給出。顯然，時(shí)序圖的最下邊的一個(gè)波形是邏輯表達式所定義的，但是由于在異或門(mén)的輸入端引入了一個(gè)非門(mén)，其時(shí)延將會(huì )影響到電路的輸出，實(shí)際的波形將會(huì )類(lèi)似于倒數第二個(gè)波形，包含有若干個(gè)毛剌。盡管有這些毛剌，但是就一個(gè)特定的應用來(lái)說(shuō)，只要確定好輸出端的采樣時(shí)間，仍然可以保證輸出信號的正確性。但是要將這樣一個(gè)帶有時(shí)序毛刺的電路當作IP核提供給他人使用則是絕對錯誤的。由于不知道具體應用環(huán)境對信號采樣的位置，很可能采到的信號恰恰是毛刺所在地，從而導致輸出錯誤。為了獲得沒(méi)有毛不剌的、時(shí)序干凈的設計，可以對邏輯表達式進(jìn)行一系列變換（圖7）最終獲得圖7給出的邏輯實(shí)現方式。
這個(gè)例子說(shuō)明了設計人員今天熟悉的電路設計理論和方法必須要有所發(fā)展以適應面向SoC的IP核生成，簡(jiǎn)單地照搬是不行的。
（3）IP核面臨的新問(wèn)題
IP核的使用也面臨許多新問(wèn)題。由于IP核的特殊性和IC開(kāi)發(fā)的高風(fēng)險性，IP核的使用決不是這些IP核的簡(jiǎn)單堆砌，使用過(guò)程中不僅僅要考慮它們的功能，更要使它們溶入芯片。以為有了IP核就可以進(jìn)行SoC設計的想法不免過(guò)于天真?？梢钥匆幌聢D8中給出的一個(gè)有關(guān)可測性設計的例子。
根據可測性設計理論，一個(gè)時(shí)序電路的可測性與其時(shí)序路徑上的長(cháng)度有關(guān)，而測試復雜度與環(huán)路長(cháng)度成正比。環(huán)路長(cháng)度越長(cháng)測試復雜度越高，且這種關(guān)系成指數形式變化。一個(gè)IP核經(jīng)過(guò)精心設計可以具有很好的可測性，但是在具體被嵌入使用時(shí)，外部配套電路設計不當會(huì )引入環(huán)路，使電路的可測向下降。從圖8可知，即使所使用的IP核內部沒(méi)有任何環(huán)路、具有很高的可測性，但是在引入了外圍電路之后，也會(huì )產(chǎn)生不止一條穿過(guò)IP核的環(huán)路。這個(gè)例子說(shuō)明IP核的使用需要綜合考慮諸多因素，而不是幾個(gè)IP核的簡(jiǎn)單堆砌。
另外一個(gè)例子涉及低功耗，即使所使用的所有IP核均是精心設計并具有低功耗的特點(diǎn)，也會(huì )由于IP核的提供者不同，在接口的時(shí)序上存在一些差異。為了同步這些時(shí)序上的差異，就需要IP核之外的電路工作在一個(gè)較高的頻率上。顯然，芯片的開(kāi)關(guān)功耗會(huì )因此大大提高，眾而部分抵肖IP核低功耗帶來(lái)的好處。
（4）超深亞微米IC設計技術(shù)
最后來(lái)探討一下超深亞微米IC設計技術(shù)。超深亞微米IC設計技術(shù)是深亞微米IC設計技術(shù)的延伸。除了傳統的連線(xiàn)延遲問(wèn)題之外，IC設計人員還要考慮信號完整性等其它的問(wèn)題。人們在跨入超深亞微米時(shí)代的時(shí)候，實(shí)際上尚未徹底解決深亞微米階段的關(guān)鍵課題。連線(xiàn)延遲大于單元延遲引起的一系列問(wèn)題仍然困擾著(zhù)設計人員。所以要探討超深亞微米IC的設計，就有必要對這個(gè)經(jīng)典的問(wèn)題作一個(gè)仔細的分析。
設計迭代
以布爾代數為基本理論基礎的現代數字IC設計技術(shù)面向的是系統的功能設計（Logic Oriented）布爾代數定義的各種基本邏輯運算所描述的是一個(gè)系統的輸出對輸入的邏輯關(guān)系。這種邏輯關(guān)系以一組包含“0”和“1”兩個(gè)基本邏輯值的邏輯向量來(lái)表示。
現代IC設計的核心問(wèn)題就是解決如何準確地實(shí)現這種用二值邏輯確定的系統功能，或者說(shuō)找到一組正確描述系統功能的邏輯表達式。顯然，在具體實(shí)現中采取哪種實(shí)現方法在邏輯表達式中沒(méi)有表示。理論工作的貢獻在布爾代數上得到了巨大的體現。如果沒(méi)有布爾代數，今天我們賴(lài)以生布的IC工業(yè)也就失去了這的理論基礎。
信號完整性問(wèn)題
在超深亞微米IC設計技術(shù)的研究中，除了要克服由于連線(xiàn)延遲引起的設計迭代之外，設計人員還要克服由于特征尺寸縮小后，信號延遲變小，工作頻率提高帶來(lái)的所謂信號完整性的問(wèn)題。圖9給出了特征尺寸與芯片內部最高工作頻率的關(guān)系。
在芯片內部工作頻率提高的同時(shí)，由于集成度的大幅度上升，單個(gè)芯片中的連線(xiàn)長(cháng)度也隨之大幅度升高。單個(gè)芯片中的連線(xiàn)總長(cháng)將達到十幾～幾十公里，其中不乏有些連線(xiàn)的長(cháng)度達到十幾米～幾十米。根據物理學(xué)的基本定律，頻率與波長(cháng)成反比。當芯片的內部工作時(shí)鐘達到幾千兆赫的時(shí)候，相應的波長(cháng)只有若干米。再考慮到電磁場(chǎng)的有關(guān)理論，可以知道當連線(xiàn)長(cháng)度達到波長(cháng)的幾倍時(shí)，連線(xiàn)將成為向外界發(fā)射電磁波的天線(xiàn)，同樣這些連線(xiàn)也會(huì )成為接收電磁波的天線(xiàn)?？紤]到IC芯片內部連線(xiàn)密布，在很高的工作頻率下，信號的干擾將成為一個(gè)不容忽視的問(wèn)題，信號的完整性將成為設計得面對的另外一個(gè)嚴重的挑戰。所以傳統的基于布爾代數的數字IC設計理論必須要從簡(jiǎn)單的面向邏輯，轉向吸引其它相關(guān)領(lǐng)域的理論，形成新的理論體系。
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